一種基于FPGA并行流水線的FIR濾波器設(shè)計(jì)方案

1 Fir濾波器原理
有限沖激響應(yīng)(FIR)數(shù)字濾波器和無限沖激響應(yīng)(IIR)數(shù)字濾波器廣泛應(yīng)用于數(shù)字信號(hào)處理系統(tǒng)中。IIR數(shù)字濾波器方便簡(jiǎn)單，但它相位的非線性，要求采用全通網(wǎng)絡(luò)進(jìn)行相位校正，且穩(wěn)定性難以保障。FIR濾波器具有很好的線性相位特性，使得它越來越受到廣泛的重視。FIR數(shù)字濾波器是一個(gè)線性時(shí)不變系統(tǒng)(LTI)，N階因果有限沖激響應(yīng)濾波器可以用傳輸函數(shù)H(z)來描述，

在時(shí)域中，上述有限沖激響應(yīng)濾波器的輸入輸出關(guān)系如下：

其中，x[n]和y[n]分別是輸入和輸出序列。
N階有限沖激響應(yīng)濾波器要用N+1個(gè)系數(shù)描述，通常要用N+1個(gè)乘法器和N個(gè)兩輸入加法器來實(shí)現(xiàn)。乘法器的系數(shù)正好是傳遞函數(shù)的系數(shù)，因此這種結(jié)構(gòu)稱為直接型結(jié)構(gòu)，可通過式(1．2)來實(shí)現(xiàn)
當(dāng)沖擊響應(yīng)滿足下列條件時(shí)，F(xiàn)IR濾波器具有對(duì)稱結(jié)構(gòu)，為線性相位濾波器：

這種對(duì)稱性，可使得乘法器數(shù)量減半：對(duì)n價(jià)濾波器，當(dāng)n為偶數(shù)時(shí)，乘法器的個(gè)數(shù)為n／2個(gè)；當(dāng)n為奇數(shù)時(shí)，乘法器的個(gè)數(shù)為(n+1)／2個(gè)。在電路實(shí)現(xiàn)中，乘法器占用的邏輯單元數(shù)較多。乘法器的增加，意味著電路成本增加，另外對(duì)電路的工作速度也有影響。
N階線性相位的因果FIR系統(tǒng)的單位沖激響應(yīng)濾波器可用對(duì)稱沖激響應(yīng)

來描述。
具有對(duì)稱沖激響應(yīng)的FIR傳輸函數(shù)的沖激響應(yīng)可寫成如下形式：

當(dāng)N為偶數(shù)時(shí)

則FIR線性相位系統(tǒng)的結(jié)構(gòu)可轉(zhuǎn)化成如圖1(a)和圖1(b)所示。

2 濾波器設(shè)計(jì)方案、
隨著數(shù)字技術(shù)日益廣泛的應(yīng)用，以現(xiàn)場(chǎng)可編程門陣列(FPGA)為代表的ASIC器件得到了迅速普及和發(fā)展，器件集成度和速度都在高速增長(zhǎng)。FPGA既具有門陣列的高邏輯密度和高可靠性，又具有可編碼邏輯器件的用戶可編程特性，可以減少系統(tǒng)設(shè)計(jì)和維護(hù)的風(fēng)險(xiǎn)，降低產(chǎn)品成本，縮短設(shè)計(jì)周期。
分布式算法是―種以實(shí)現(xiàn)乘加運(yùn)算為目的的運(yùn)算方法。它與傳統(tǒng)算法實(shí)現(xiàn)乘加運(yùn)算的不同在于執(zhí)行部分積運(yùn)算的先后順序不同。簡(jiǎn)單地說，分布式算法在完成乘加功能時(shí)是通過將各輸入數(shù)據(jù)每一對(duì)應(yīng)位產(chǎn)生的部分積預(yù)先進(jìn)相加形成相應(yīng)部分積，然后在對(duì)各部門積進(jìn)行累加形成最終結(jié)果，而傳統(tǒng)算法是等到所有乘積產(chǎn)生之后再進(jìn)行相加來完成乘加運(yùn)算的。與傳統(tǒng)算法相比，分布式算法可極大地減少硬件電路規(guī)模，很容易實(shí)現(xiàn)流水線處理，提高電路的執(zhí)行速度。