一種基于FPGA并行流水線的FIR濾波器設計方案

1 Fir濾波器原理
有限沖激響應(FIR)數(shù)字濾波器和無限沖激響應(IIR)數(shù)字濾波器廣泛應用于數(shù)字信號處理系統(tǒng)中。IIR數(shù)字濾波器方便簡單，但它相位的非線性，要求采用全通網(wǎng)絡進行相位校正，且穩(wěn)定性難以保障。FIR濾波器具有很好的線性相位特性，使得它越來越受到廣泛的重視。FIR數(shù)字濾波器是一個線性時不變系統(tǒng)(LTI)，N階因果有限沖激響應濾波器可以用傳輸函數(shù)H(z)來描述，

在時域中，上述有限沖激響應濾波器的輸入輸出關(guān)系如下：

其中，x[n]和y[n]分別是輸入和輸出序列。
N階有限沖激響應濾波器要用N+1個系數(shù)描述，通常要用N+1個乘法器和N個兩輸入加法器來實現(xiàn)。乘法器的系數(shù)正好是傳遞函數(shù)的系數(shù)，因此這種結(jié)構(gòu)稱為直接型結(jié)構(gòu)，可通過式(1．2)來實現(xiàn)
當沖擊響應滿足下列條件時，F(xiàn)IR濾波器具有對稱結(jié)構(gòu)，為線性相位濾波器：

這種對稱性，可使得乘法器數(shù)量減半：對n價濾波器，當n為偶數(shù)時，乘法器的個數(shù)為n／2個；當n為奇數(shù)時，乘法器的個數(shù)為(n+1)／2個。在電路實現(xiàn)中，乘法器占用的邏輯單元數(shù)較多。乘法器的增加，意味著電路成本增加，另外對電路的工作速度也有影響。
N階線性相位的因果FIR系統(tǒng)的單位沖激響應濾波器可用對稱沖激響應

來描述。
具有對稱沖激響應的FIR傳輸函數(shù)的沖激響應可寫成如下形式：

當N為偶數(shù)時

則FIR線性相位系統(tǒng)的結(jié)構(gòu)可轉(zhuǎn)化成如圖1(a)和圖1(b)所示。

2 濾波器設計方案、
隨著數(shù)字技術(shù)日益廣泛的應用，以現(xiàn)場可編程門陣列(FPGA)為代表的ASIC器件得到了迅速普及和發(fā)展，器件集成度和速度都在高速增長。FPGA既具有門陣列的高邏輯密度和高可靠性，又具有可編碼邏輯器件的用戶可編程特性，可以減少系統(tǒng)設計和維護的風險，降低產(chǎn)品成本，縮短設計周期。
分布式算法是―種以實現(xiàn)乘加運算為目的的運算方法。它與傳統(tǒng)算法實現(xiàn)乘加運算的不同在于執(zhí)行部分積運算的先后順序不同。簡單地說，分布式算法在完成乘加功能時是通過將各輸入數(shù)據(jù)每一對應位產(chǎn)生的部分積預先進相加形成相應部分積，然后在對各部門積進行累加形成最終結(jié)果，而傳統(tǒng)算法是等到所有乘積產(chǎn)生之后再進行相加來完成乘加運算的。與傳統(tǒng)算法相比，分布式算法可極大地減少硬件電路規(guī)模，很容易實現(xiàn)流水線處理，提高電路的執(zhí)行速度。