基于Matlab和FPGA的FIR數字濾波器設計及實現

摘要：基于FIR數字濾波器的原理和層次化、模塊化設計思想，結合Altera公司的CycloneII系列FPGA芯片，提出了FIR數字濾波器的實現硬件方案，給出了采用Matlab、QuartusⅡ設計及實現32階低通FIR濾波器的方法步驟，仿真及實際測試結果驗證了設計方案的正確性，與傳統(tǒng)的數字濾波器相比，本文設計的FIR數字濾波器具有更好的實時性、靈活性和實用性。
關鍵詞：FIR數字濾波器；FPGA；Verilog HDL；Matlab

1 引 言
FIR數字濾波器以其良好的線性特性被廣泛應用于現代電子通信系統(tǒng)中，是數字信號處理的重要內容之一。在實際信號處理中，往往要求系統(tǒng)兼具實時性和靈活性，而已有的一些軟件或硬件實現方案(如DSP)則難以同時達到這兩方面的要求。使用具有并行處理特性的FPGA來實現FIR濾波器，既有很強的實時性，又兼顧了靈活性，為數字信號處理提供了一種很好的解決方案。FIR濾波器系數計算較為繁瑣，在設計時借助Matlab工具箱，選擇合適的窗函數，可以方便地計算濾波器系數，并分析其幅頻、相頻特性。
本文在用FPGA設計FIR濾波器時，采用了層次化、模塊化的設計思想，將整個濾波器劃分為若干功能模塊，運用Verilog HDL語言和原理圖兩種設計輸入方式，各個模塊先獨立設計，驗證無誤后再互聯(lián)綜合，完成了FIR數字濾波器的系統(tǒng)設計及仿真測試。

2 FIR濾波器基本原理及結構
FIR數字濾波器的沖擊響應h(n)為實序列時，頻率響應：

若要求線性相位，則需：

因而h(n)如果滿足對稱或反對稱的條件，就具有線性相位特性，即：

數字濾波器結構有很多種，偶對稱FIR濾波器的直接型結構如圖1所示。

其中x(n)，y(n)分別為輸入輸出時間序列。容易得到32階偶對稱FIR濾波器的輸入輸出關系，如式(4)所示：

根據以上分析，可以把對稱結構的FIR數字濾波器分成“移位相加單元、乘法器、輸出相加及截位輸出”四塊，如圖2所示。

對于長度為2M的濾波器，其運算次數只有M量級，減少了乘法次數，也提高了運算速度。在用FPGA實現時可以節(jié)約不少資源。

3 用Matlab設計FIR數宇濾波器
具有對稱結構的直接型FIR濾波器結構如圖1所示，用加窗的設計方法，經比較后窗函數選用海明窗。根據實際指標要求在Matlab的“Filter Design”工具里設置各參數，然后算得系數h(n)，如圖3所示，得到的系數是用十進制表示的，需要將其轉換成系統(tǒng)要求精度(如18位)的定點二進制小數。把所有系數乘以218后再四舍五入即可，最終數據如表1所示。

4 濾波器的FPGA實現及仿真測試
按照圖l、圖2和濾波器系數表1，用Verilog HDL分別實現濾波器的各個模塊，仿真無誤后生成單元模塊圖，然后在QuartusⅡ里調用該模塊，互聯(lián)后綜合得到系統(tǒng)電路圖，各功能模塊的設計方法如下。
4．1 移位及首尾相加單元
把輸入數據存儲到移位寄存器，利用FIR濾波器的對稱性，把移位后的數據首尾相加即可。加法器輸出端要加個寄存器模塊，以去除毛刺。另外為防止相加后數據溢出，要把數據位數擴寬到14+1位。其中D_in[13．．O]是二進制補碼輸入，D out XX[14．．O]是移位相加后數據輸出。Vexrilog HDL程序關鍵語句為：

移位相加單元模塊圖如圖4所示。