基于FPGA的數(shù)字解擴(kuò)解調(diào)模塊設(shè)計(jì)及實(shí)現(xiàn)
3.2 解擴(kuò)單元
由于在直擴(kuò)通信系統(tǒng)中,只有在PN碼進(jìn)入精確跟蹤之后,碼同步環(huán)路把精確PN碼鐘送入該環(huán)路的解擴(kuò)單元完成擴(kuò)頻碼片數(shù)據(jù)的解擴(kuò)功能,載波同步環(huán)路才能開始工作。該模塊采用異或門來完成解擴(kuò)(解擴(kuò)方法與接收信號的擴(kuò)頻方式有關(guān))。
3.3積分清零器
設(shè)置積分清零器的目的是為了去掉數(shù)字混頻后的高次諧波和實(shí)現(xiàn)擴(kuò)頻增益。積分清零器實(shí)際上是由累積器和寄存器組成,積分清零數(shù)需要根據(jù)積分結(jié)果和擴(kuò)頻增益而定,積分結(jié)果和積分時(shí)間跟信息速率有緊密的關(guān)系,并要求清零時(shí)鐘沿和采樣時(shí)鐘沿保持一致。
本設(shè)計(jì)中累加時(shí)鐘采用系統(tǒng)時(shí)鐘,清零時(shí)鐘采用信息速率時(shí)鐘。所以積分次數(shù)Dr=fclk/fd=3 060次,滿足增益要求。為了防止數(shù)據(jù)溢出,在進(jìn)行累加前必須對輸入信號擴(kuò)位,根據(jù)累加次數(shù)可以計(jì)算出輸出需要擴(kuò)展12位。
3.4數(shù)字鑒相器
數(shù)字鑒相器主要完成同相(I)支路信號的檢測。由于整個(gè)Costas環(huán)采用補(bǔ)碼運(yùn)算,過零檢測就是判決積分清零器運(yùn)算結(jié)果的符號位,并使得I支路的積分清零脈沖輸出過零點(diǎn)形成檢測脈沖。在運(yùn)用中,我們采用判決I支路輸出信號的最高位的正、負(fù)符號位,從而形成了過零檢測脈沖。然后,該脈沖跟Q支路的輸出數(shù)據(jù)進(jìn)行異或門鑒相,鑒相后的誤差信號送入環(huán)路濾波器。
3.5數(shù)字環(huán)路濾波器
數(shù)字環(huán)路濾波器在環(huán)路中對輸入噪聲起抑制作用,并且對環(huán)路的校正速度還起到調(diào)節(jié)作用,因此對環(huán)路的性能起著關(guān)鍵作用,是需要進(jìn)行參數(shù)調(diào)整的主要模塊。在本接收機(jī)中采用一階理想數(shù)字環(huán)路濾波器。該濾波器在其直流增益為無窮大而頻偏為常數(shù)的情況下可以實(shí)現(xiàn)零穩(wěn)態(tài)相位誤差和頻率誤差。其結(jié)構(gòu)如圖3所示。
在本設(shè)計(jì)中,取阻尼系數(shù)0.707,環(huán)路帶寬為BL=800 Hz,AD位數(shù)n=8,
積分清零器輸出與輸入位數(shù)之差B=28-16=12,D為清零率等于Dr,系統(tǒng)時(shí)鐘為48.96 MHz,DDS相位累加器字長N=32位,調(diào)整間隔取T等于一個(gè)符號周期為1/16K,可得環(huán)路增益K、濾波器固有頻率ωn、濾波器參數(shù)C1和C2,
在FPGA實(shí)現(xiàn)中,為了避免過多使用乘法器占用FPGA資源和簡化硬件電路設(shè)計(jì),C1和C2可用小數(shù)乘法來實(shí)現(xiàn),這里用移位的方法來近似實(shí)現(xiàn)。即通過右移其相應(yīng)指數(shù)的位數(shù)(取絕對值)來實(shí)現(xiàn)。
本設(shè)計(jì)中要求達(dá)到跟蹤1.5 kHz的頻偏,經(jīng)過參數(shù)調(diào)整,實(shí)際選取C1=2-6,C2=2-10時(shí),則分別右移6位和10位,頻偏在快捕帶外同步帶內(nèi),環(huán)路經(jīng)過調(diào)整后鎖定;當(dāng)選取C1=2-5,C2=2-9時(shí),則分別右移5位和9位,頻偏處于快捕帶內(nèi),環(huán)路直接鎖定。
4數(shù)字Costas環(huán)在FPGA上的實(shí)現(xiàn)
本設(shè)計(jì)采用Xilinx公司的Spartan3系列XC3S4000FPGA,用Verilog語言編程,開發(fā)環(huán)境為Xilinx ISE 7.1i,仿真工具采用ModelSim 6.1a,綜合工具采用Synplify Pro8.0。經(jīng)過測試,該環(huán)路能夠鎖定的最大頻偏能夠達(dá)到2 kHz,實(shí)現(xiàn)載波同步。圖4為在ModelSim上仿真結(jié)果,由環(huán)路濾波器輸出曲線可知,環(huán)路鎖定(環(huán)路濾波器輸出穩(wěn)定)時(shí)間大約為3 ms,滿足接收機(jī)設(shè)計(jì)指標(biāo)要求。在Synplify平臺(tái)上綜合后的頂層RTL圖如圖5所示。
5 結(jié)語
在擴(kuò)頻通信系統(tǒng)中,數(shù)字Costas環(huán)結(jié)構(gòu)簡單、性能優(yōu)秀,能夠快速高效的實(shí)現(xiàn)載波同步從而實(shí)現(xiàn)調(diào)制信息的接擴(kuò)解調(diào)。在整個(gè)系統(tǒng)中最關(guān)鍵的是環(huán)路濾波器的設(shè)計(jì),對整個(gè)環(huán)路的性能起著重要作用。
本文中的Costas環(huán)已經(jīng)在以FPGA為核心的硬件系統(tǒng)中運(yùn)行,能夠精確實(shí)現(xiàn)載波的同步和跟蹤,且占用系統(tǒng)資源較少,動(dòng)態(tài)范圍較大,測試結(jié)果達(dá)到預(yù)期的設(shè)計(jì)指標(biāo)要求。本電路已成功地應(yīng)用于某直擴(kuò)通信接收機(jī)中,效果良好。
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