基于EMP 7128的數(shù)字式相位測(cè)量?jī)x

關(guān)鍵詞：EMP 7128SLC84-15；CPLD；相位；頻率

１ 器件簡(jiǎn)介

ＥＭＰ ７１２８ＳＬＣ８４－１５是Ａｌｔｅｒａ公司的ＭＡＸ７０００Ｓ系列ＣＰＬＤ，它采用ＣＭＯＳ工藝，并以第二代矩陣結(jié)構(gòu)為基礎(chǔ)，實(shí)際上也是一種基于Ｅ２ＰＲＯＭ的器件。ＥＭＰ ７１２８ＳＬＣ８４－１５有８４個(gè)引腳，其中５根用于ＩＳＰ（Ｉｎ Ｓｙｓｔｅｍ Ｐｒｏｇｒａｍｍａｂｌｅ）下載，可方便地對(duì)其進(jìn)行在系統(tǒng)編程。此器件內(nèi)集成了６０００門，其中典型可用門為２５００個(gè)，有１２８?jìng)€(gè)邏輯單元，６０個(gè)可用Ｉ／Ｏ口，可單獨(dú)配置為輸入、輸出及雙向工作方式，２個(gè)全局時(shí)鐘及一個(gè)全局使能端和一個(gè)全局清除端。ＥＭＰ ７１２８ＳＬＣ８４－１５支持多電壓工作，其傳輸延時(shí)為７．５ｎｓ，最高工作頻率高達(dá)１２５ＭＨｚ，并支持多種編程方式，同時(shí)可利用Ａｌｔｅｒａ公司的第三代開發(fā)軟件Ｍａｘ＋ＰｌｕｓＩＩ方便地進(jìn)行仿真、綜合和下載。

２　系統(tǒng)工作原理

圖１所示是一個(gè)數(shù)字式相位測(cè)量?jī)x的系統(tǒng)工作示意圖。圖中，輸入的比較信號(hào)ｂ與參照信號(hào)ａ，經(jīng)參數(shù)相同的整形電路變換為正方波后，將兩個(gè)方波進(jìn)行異或（在ＣＰＬＤ中完成），同時(shí)與測(cè)得信號(hào)的頻率ｆ（由ＣＰＬＤ設(shè)計(jì)一頻率計(jì)完成）再異或，然后將得到的信號(hào)經(jīng)２ｆ倍頻，再將此信號(hào)作為閘門，并在其高電平時(shí)段利用高頻時(shí)鐘ｆｃ進(jìn)行計(jì)數(shù)，最后在下降沿時(shí)將計(jì)數(shù)值讀出并設(shè)為Ｎ，則相位為：

Ｐｈａｓｅ＝１８０ Ｎ／ｆｃ

該相位測(cè)量?jī)x表系統(tǒng)除整形電路外，其余均可由ＣＰＬＤ完成。計(jì)數(shù)所使用的晶振頻率為４ＭＨｚ時(shí)?此系統(tǒng)的分辨率為１８０／（４１０６）＝（４．５１０－５）。

３　基于ＣＰＬＤ的程序設(shè)計(jì)

設(shè)計(jì)系統(tǒng)軟件時(shí)?運(yùn)用ＶＨＤＬ語(yǔ)言，可將系統(tǒng)分為頻率計(jì)、分頻器、相位計(jì)數(shù)器３個(gè)子模塊，現(xiàn)對(duì)其分別進(jìn)行描述：

(１)頻率計(jì)

ｌｉｂｒａｒｙ ｉｅｅｅ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ；

ｅｎｔｉｔｙ ｆｃｏｕｎｔｅｒ ｉｓ

ｐｏｒｔ(ｓｉｇ:ｉｎ ｓｔｄ_ｌｏｇｉｃ; －－輸入信號(hào)

ｃｌｋ:ｉｎ ｓｔｄ_ｌｏｇｉｃ; －－０．５Ｈｚ的閘門信號(hào)，可由晶振分頻得到

ｃｏｕｎｔｅｒ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０));?

－－計(jì)數(shù)輸出

ｅｎｄ;

ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｆｃｏｕｎｔｅｒ ｉｓ

ｓｉｇｎａｌ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０);

ｂｅｇｉｎ

Ｐ１:ｐｒｏｃｅｓｓ(ｓｉｇ)

ｂｅｇｉｎ

ｉｆ ｓｉｇ＇ｅｖｅｎｔ ａｎｄ ｓｉｇ＝‘１’ｔｈｅｎ

ｉｆ ｃｌｋ＝‘１’ ｔｈｅｎ

ｔｅｍｐ＜＝ｔｅｍｐ＋１; －－在閘門的高電平時(shí)段計(jì)數(shù)

ｅｌｓｅ

ｔｅｍｐ＜＝“００００００００００００００００００００”?　

－－在閘門的低電平時(shí)段清零

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ Ｐ１;

Ｐ２?ｐｒｏｃｅｓｓ(ｃｌｋ)

ｂｅｇｉｎ

ｉｆ ｃｌｋ′ｅｖｅｎｔ ａｎｄ ｃｌｋ＝′０′ ｔｈｅｎ

ｃｏｕｎｔｅｒ＜＝ｔｅｍｐ;在閘門的下降沿將數(shù)據(jù)讀出

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ Ｐ２;

ｅｎｄ;

由于閘門采用的是０．５Ｈｚ的方波，因此?輸出數(shù)值即為頻率值。

(２) 分頻模塊

通過(guò)此模塊可對(duì)頻率計(jì)得到的頻率進(jìn)行分頻，也可在異或后再分頻得到頻率為０．５Ｈｚ的矩形波。

ｌｉｂｒａｒｙ ｉｅｅｅ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ;

ｅｎｔｉｔｙ ｆｅｎ ｉｓ

ｐｏｒｔ(ｑｉｎ:ｉｎ ｓｔｄ_ｌｏｇｉｃ ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０);－－連接頻率計(jì)輸出的頻率值

ｑｏｕｔ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);

ｅｎｄ;

ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｆｅｎ ｉｓ

ｓｉｇｎａｌ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ａ:ｓｔｄ_ｌｏｇｉｃ;

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ(ｔｅｍｐ)

ｂｅｇｉｎ

ｉｆ ｔｅｍｐ＜ｑｉｎ ｔｈｅｎ

ｔｅｍｐ＜＝ｔｅｍｐ＋１;

ｅｌｓｅ

ｔｅｍｐ＜＝“００００００００００００００００００００”;

ａ＜＝ｎｏｔ ａ;

ｅｎｄ ｉｆ;

ｑｏｕｔ＜＝ａ; ?。M(jìn)行２ｆ倍分頻

ｅｎｄ ｐｒｏｃｅｓｓ;

ｅｎｄ;

３?相位測(cè)量

該模塊將分頻模塊得到的信號(hào)作為閘門，然后利用外部晶振進(jìn)行計(jì)數(shù)，其設(shè)計(jì)原理與頻率計(jì)相同。由于相異或的一個(gè)周期對(duì)應(yīng)輸入的兩路方波信號(hào)的半個(gè)周期（１８０），而且只能測(cè)量到最大１８０的相位差，因此?還須判斷超前或滯后，才能測(cè)量出大于１８０的相位差，具體程序如下：

ｌｉｂｒａｒｙ ｉｅｅｅ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;

ｅｎｔｉｔｙ ｐｒｅ_ｌａｇ ｉｓ

ｐｏｒｔ(ｓ１,ｓ２:ｉｎ ｓｔｄ_ ｏｇｉｃ;　 －－兩輸入信號(hào)

ｐｒｅ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);　 －－判斷結(jié)果輸出

ｅｎｄ;

ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｐｒｅ_ｌａｇ ｉｓ

ｂｅｇｉｎ

ｌａｇ:ｐｒｏｃｅｓｓ(ｓ１)

ｂｅｇｉｎ

ｉｆ ｓ１′ｅｖｅｎｔ ａｎｄ ｓ１＝′１′ ｔｈｅｎ

ｉｆ ｓ２＝′０′ｔｈｅｎ

ｐｒｅ＜＝′１′;?。簦螅背埃螅?輸出為

′１′，否則輸出′０′;

ｅｌｓｅ

ｐｒｅ＜＝′０′;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ ｌａｇ;

ｅｎｄ;

(４) 模塊的組合

圖3

在Ｍａｘ＋ＰｌｕｓＩＩ中，采用原理圖輸入方式可將上述各模塊組合成一個(gè)軟件系統(tǒng)，然后將其綜合下載到ＣＰＬＤ即可完成相位測(cè)量?jī)x的設(shè)計(jì)，其具體設(shè)計(jì)圖見圖３所示。

圖３中， Ａ、Ｂ為輸入信號(hào)ａ、ｂ經(jīng)過(guò)整形得到的方波信號(hào)。Ｆｃｏｕｎｔｅｒ?yàn)轭l率計(jì)模塊，Ｆｅｎ為分頻器，Ｐｈａｓｅｃｏｕｎｔｅｒ?yàn)橄辔粶y(cè)量計(jì)數(shù)器，Ｐｒｅ－ｌａｇ為超前滯后判斷模塊。

４　結(jié)束語(yǔ)

基于ＣＰＬＤ邏輯器件 ＥＭＰ７１２８ＳＬＣ８４－１５構(gòu)成的相位測(cè)量系統(tǒng)具有測(cè)量頻帶寬、分辨率高、誤差小、成本低、簡(jiǎn)單易行等優(yōu)點(diǎn)，完全能夠滿足實(shí)際測(cè)量的要求。而且，由于完全采用的是ＣＰＬＤ設(shè)計(jì)，因此，該系統(tǒng)十分易于升級(jí)。