基于TDR的ADSL線纜斷點測試儀設計
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3．1．1 單片機STC12C5410AD模塊
由于該測試儀是手持式設計，需考慮合理的電源管理。因此單片機選擇帶電源管理功能的STC12C5410AD器件，其低功耗設計可使其處于空閑和睡眠模式。通過設置電源管理寄存器使其進入睡眠模式，并自動斷開各電路模塊電源，以減少整機功耗，且能夠通過外部喚醒模式啟動系統(tǒng)。而且該單片機自帶硬件看門狗，全雙工異步串行口和10位8通道A／D轉換器，通過設置硬件看門狗寄存器實現程序的抗干擾；通過A／D轉換通道擴展按鍵，節(jié)省I／O端口；并利用串口與PC通信。STC12C5410AD還帶有增強型8051內核。能夠在1個時鐘／機器周期下運行，速度比普通的8051要高8～12倍。通過8位可配置的I／O端口與FPGA進行數據交互，對FPGA配置脈寬，讀取 FPGA計數值并計算脈沖往返時間及線纜長度，最后控制LCD顯示。
3．1．2 FPGA模塊
圖2為FPGA脈沖產生接收框圖。FPGA產生寬度可調的脈沖，按系統(tǒng)設計要求單片機向FPGA預置一個數，狀態(tài)機處于低電平，在接收到單片機啟動命令后，計數器1開始計數，與此同時狀態(tài)機置高，每一個時鐘脈沖沿到來時，計數器1值與預置數比較，直到兩者相等，狀態(tài)機才轉為低電平，這樣就發(fā)射一個脈沖。本文引用地址：http://m.butianyuan.cn/article/195712.htm
測試儀所能采集到的反射脈沖在測試盲區(qū)外至少有2個，而有用的為前兩個：一個是發(fā)射脈沖直接經接收電路得到，另一個是由線纜反射再經接收電路得到。若有其他脈沖則是由于脈沖的多次反射引起的。顯然，脈沖在線纜中傳播的時間為兩個反射脈沖之間的時間差，這樣就很容易避免電路所帶來的系統(tǒng)誤差，提高了測試精度。
當接收到回波產生的第1個脈沖下降沿后。計數器2開始計數，直到第2個下降沿到來，計數器停止計數，計數值鎖存后通知單片機已完成，單片機分兩次高8位和低8位讀取計數器值。計數器2通過鎖相環(huán)倍頻得到更高的采集時鐘，以減小因采集計數所帶來的測試誤差。以下是捕捉這2個下降沿時，輸出一個脈沖的VHDL 進程：
此脈沖寬度即為信號在線纜中的傳播時間。
3．1．3 脈沖發(fā)射接收模塊
圖3為脈沖發(fā)射接收框圖。為防止因信號損耗過大導致回波幅值較小不易辨別，將 FPGA產生的脈沖通過放大電路放大到+50 V；為避免因測試點阻抗不平衡導致發(fā)射脈沖幅度減小，在放大電路與線纜之間加入高頻脈沖隔離器，使電路與線纜更好耦合。信號放大電路與FPGA之間加入光電隔離，防止相互干擾，同時對FPGA起到電氣隔離保護作用。在遇到斷點后，脈沖原路返回，經耦合電路后再經放大處理，由光電耦合器6N137產生下降沿，傳輸至FPGA。該脈沖發(fā)射放大電路由高速光電耦合器6N137與小功率高速開關管3DK91C及升壓電源器件構成。圖4為脈沖發(fā)射放大電路。
當6N137同的信號輸入端(引腳2)為高電平時，發(fā)光二極管點亮，反向偏置的光敏管導通，經電流電壓轉換送到與門，與門的引腳7為使能端，高電平有效。此時內部晶體管導通，輸出引腳6為低電平，反之則為高電平。輸出端產生脈沖后經高速開關管VQ(3DK91C)，基極為高電平，開關管導通，集電極為低電平；反之則為+50 V。+50 V由升壓電源器件產生。脈沖接收電路應采用高帶寬的放大器，光電耦合器6N137作為放大器與FPGA的接口。
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