元件設計/新材料整合難度大增　半導體決戰(zhàn)關鍵7nm

　　7奈米制程節(jié)點將是半導體廠推進摩爾定律(Moore’s Law)的下一重要關卡。半導體進入7奈米節(jié)點后，前段與后段制程皆將面臨更嚴峻的挑戰(zhàn)，半導體廠已加緊研發(fā)新的元件設計架構，以及金屬導線等材料，期兼顧尺寸、功耗及運算效能表現。

　　臺 積電預告2017年第二季10奈米晶片將會量產，7奈米制程的量產時間點則將落在2018年上半。反觀英特爾(Intel)，其10奈米制程量產時間確定 將延后到2017下半年。但英特爾高層強調，7奈米制程才是決勝關鍵，因為7奈米的制程技術與材料將會有重大改變。

　　比較雙方未來的制程藍圖時間表，臺積電幾乎確認將于10奈米制程節(jié)點時超越英特爾。但英特爾財務長Stacy Smith在2016年Morgan Stanley技術會議上強調，7奈米制程才是彼此決勝的關鍵點，并強調7奈米的制程技術與材料與過去相比，將會有重大突破。

　　過去，在90奈米制程開發(fā)時，就有不少聲音傳出半導體制程發(fā)展將碰觸到物理極限，難以繼續(xù)發(fā)展下去，如今也已順利地走到10奈米，更甚至到7或是5奈米制程節(jié)點，以過去的我們而言的確是難以想像。

　　英特爾在技術會議上的這一番談話，引起我們對未來科技無限想像的空間，到底英特爾將會引進什么樣的革新技術?以及未來在制程發(fā)展上可能會遭遇到什么樣的挑 戰(zhàn)?本文將會試著從半導體制程的前段(元件部分)、后段(金屬導線)以及市場規(guī)模等因素來探討先進制程未來可能面臨的挑戰(zhàn)，以及對應的解決辦法。

　　閘極設計走向全包覆結構

　　半導體前段制程的挑戰(zhàn)，不外乎是不斷微縮閘極線寬，在固定的單位面積之下增加電晶體數目。不過，隨著閘極線寬縮小，氧化層厚度跟著縮減，導致絕緣效果降低， 使得漏電流成為令業(yè)界困擾不已的副作用。半導體制造業(yè)者在28奈米制程節(jié)點導入的高介電常數金屬閘極(High-k Metal Gate, HKMG)，即是利用高介電常數材料來增加電容值，以達到降低漏電流的目的。其關系函式如下：

　　根據這樣的理論，增加絕緣層的表面積亦是一種改善漏電流現象的方法。鰭式場效電晶體(Fin Field Effect Transistor, FinFET)即是藉由增加絕緣層的表面積來增加電容值，降低漏電流以達到降低功耗的目的，如圖1所示。

　　圖1　傳統(tǒng)平面式(左)與鰭式場效電晶體(右) 圖片來源：IDF, Intel Development Forum(2011)

　　圖 2為未來電晶體科技發(fā)展藍圖與挑戰(zhàn)。鰭式場效電晶體為三面控制，在5或是3奈米制程中，為了再增加絕緣層面積，全包覆式閘極(Gate All Around, GAA)將亦是發(fā)展的選項之一。但結構體越復雜，將會增加蝕刻、化學機械研磨與原子層沉積等制程的難度，缺陷檢測(Defect Inspection)亦會面臨到挑戰(zhàn)，能否符合量產的條件與利益將會是未來發(fā)展的目標。

　　圖2　未來電晶體科技發(fā)展藍圖與挑戰(zhàn) 圖片來源：Applied Materials(2013)

　　III-V族、矽鍺材料呼聲高　然物理挑戰(zhàn)艱鉅

　　改變通道材料亦是增加IC運算效能與降低功耗的選項之一，電晶體的工作原理為在閘極施予一固定電壓，使通道形成，電流即可通過。在數位電路中，藉由電流通過與否，便可代表邏輯的1或0。

　　過 去通道的材料主要為矽，然而矽的電子遷移率(Electron Mobility)已不符需求，為了進一步提升運算速度，尋找新的通道材料已刻不容緩。一般認為，從10奈米以后，III-V族或是矽鍺(SiGe)等高 電子(電洞)遷移率的材料將開始陸續(xù)登上先進制程的舞臺。

　　圖2清楚指出10奈米與7奈米將會使用SiGe作為通道材料。鍺的電子遷移率為矽的2∼4倍，電洞遷移率(Hole Mobility)則為6倍，這是鍺受到青睞的主要原因，IBM(現已并入Global Foundries)在矽鍺制程上的著墨與研究甚多。

　　III-V族的電子遷移率則更勝鍺一籌，約為矽的10∼30倍，但美中不足的是III-V族的電洞遷移率相當的低。從圖2可看出，n型通道將會選擇III-V族作為使用材料，并結合鍺作為p型通道，以提高運算速度。

　　但 要將SiGe或是III-V族應用在現行的CMOS制程仍有相當多的挑戰(zhàn)，例如非矽通道材料要如何在不同的熱膨脹系數、晶格常數與晶型等情況下，完美地在 大面積矽基板上均勻植入，即是一個不小的挑戰(zhàn)。此外，III-V族與鍺材料的能隙(Bandgap)較窄，于較高電場時容易有穿隧效應出現，在越小型元件 的閘極中，更容易有漏電流的產生，亦是另一個待解的課題。

　　后段制程面臨微影、材料雙重挑戰(zhàn) 后段制程面臨微影、材料雙重挑戰(zhàn)

　　0.13微米之前是使用鋁作為導線的材料，但IBM在此技術節(jié)點時，導入了劃時代的銅制程技術，金屬導線的電阻率因此大大地下降(表1)，訊號傳輸的速度與功耗將因此有長足的進步。

　　為 何不在一開始就選擇銅作為導線的材料?原因是銅離子的擴散系數高，容易鉆入介電或是矽材料中，導致IC的電性飄移以及制程腔體遭到污染，難以控制。IBM 研發(fā)出雙鑲崁法(Dual Damascene)，先蝕刻出金屬導線所需之溝槽與洞(Trench & Via)，并沉積一層薄的阻擋層(Barrier)與襯墊層(Liner)，之后再將銅回填，防止銅離子擴散。與過去的直接對鋁金屬進行蝕刻是完全相反的 流程。雙鑲崁法如圖3所示。

　　圖3　雙鑲崁法制程示意圖

　　隨著線寬的微縮，對于黃光微影與蝕刻的挑戰(zhàn)當然不在話下，曝光顯影的線寬一致性(Uniformity)，光阻材料(Photo Resist, PR)的選擇，都將會影響到后續(xù)蝕刻的結果。蝕刻后導線的線邊緣粗糙度(Line Edge Roughness, LER)，與導線蝕刻的臨界尺寸(Critical Dimension, CD)與其整片晶圓一致性等最基本的要求，都是不小的挑戰(zhàn)。

　　后段制程另外一個主要的挑戰(zhàn)則是前文所提到銅離子擴散。目前阻擋層的主要材料是氮化鉭(TaN)，并在阻擋層之上再沉積襯墊層，作為銅與阻擋層之間的黏著層(Adhesion Layer)，一般來說是使用鉭(Ta)。

　　然而，鉭沉積的覆蓋均勻性不佳，容易造成導線溝槽的堵塞，20奈米節(jié)點以前因導線的深寬比(Aspect Ratio, AR)較低而尚可接受，但隨著制程的演進，導線線寬縮小導致深寬比越來越高，鉭沉積的不均勻所造成的縮口將會被嚴重突顯出來，后端導致銅電鍍出現困難，容 易產生孔洞(Void)現象，在可靠度測試(Reliability Test)時容易失敗。另外，鉭的不均勻性容易造成溝槽填充材料大部份是鉭而不是銅，由于鉭金屬導線的阻值將會大幅上升，抵銷原先銅導線所帶來的好處，其 示意如圖4所示。

　　圖4　金屬導線制程發(fā)展藍圖

　　前文提到襯墊層必需具有低電阻率、良好的覆蓋均勻性、是銅的良好黏著層等重要特性，鉭在20奈米節(jié)點以下已無法符合制程的需求，找出新的材料已經刻不容緩。

　　鈷(Cobalt, Co)與釕(Ruthenium, Ru)是目前最被看好的候選材料。鈷是相當不錯的襯墊層，具有比鉭更低的電阻率，對銅而言是亦是不錯的黏著層，且在電鍍銅時具有連續(xù)性，不容易造成孔洞現 象出現。但鈷襯墊層也有其不理想之處，主要是因為銅的腐蝕電位高于鈷，因此在銅、鈷的接觸面上，容易造成鈷的腐蝕，此現象稱為電流腐蝕(Galvanic Corrosion)，亦稱為伽凡尼腐蝕。

　　解決電流腐蝕的問題必須從化學機械研磨(Chemical Mechanical Polish, CMP)的與后清洗(Post CMP Clean)著手，使用特殊的化學原料改變銅與鈷之間的腐蝕電位，以降低或消除腐蝕現象。目前預估鈷襯墊層將可延伸到10奈米制程節(jié)點。

　　接著在7奈米，阻擋層與襯墊層的候選材料將有可能是釕，銅可以直接在釕上電鍍，并有效阻擋銅離子對介電層的擴散，如圖5所示。

　　圖5　釕阻擋層材料示意圖 圖片來源：IITC(2012)

　　不 過，釕跟鈷在與銅接觸時，一樣都會有電流腐蝕問題，只是釕的情況與鈷恰巧相反，釕的腐蝕電位高于銅，因此銅金屬將會被腐蝕。另外，釕的硬度相當高，且化學 性質穩(wěn)定，不容易與其它化學成份反應，只有使用類似像過碘酸鉀(KIO4)這種強氧化劑(過去是使用雙氧水作為氧化劑)才可使其氧化，以提高研磨率(大約 100∼150A/min)。釕的物理與化學特性，為化學機械研磨制程帶來不小的挑戰(zhàn)，目前業(yè)界還在尋找適當的解決辦法。

　　需求規(guī)?？植蛔恪∠冗M制程面臨經濟因素考驗

　　臺積電是全球晶圓代工的龍頭，它的動向對于半導體產業(yè)發(fā)展都具有重大的影響力，每一季財務發(fā)表會的聲明皆為半導體產業(yè)發(fā)展的風向球，故分析其營收趨勢，可約略窺探與預測未來全球IC產業(yè)的發(fā)展，圖6為臺積電各制程節(jié)點的每季營收趨勢圖。

　　圖6　臺積電各制程節(jié)點營收趨勢圖 圖片來源：TSMC

　　由 圖6可看出，目前主要營收貢獻來自28奈米。過去40奈米營收用了13季超越65奈米，28奈米因搭上了行動裝置的熱潮，只用了6季便超越40奈米。先進 制程如20/16奈米制程從推出至今已達7季，雖維持高檔，但仍未超越28奈米。從營收的另一個角度觀察，價格乘上銷售數量等于營收，20/16奈米制程 的代工價格必定高于28奈米制程，但營收卻未高過于28奈米，可依此推論終端客戶對20/16奈米制程的需求與投片量相較于28奈米制程應該是低上不少。 且在2016第一季時，20/16奈米制程的營收較上季下滑，28奈米制程卻較上季上升，再加上臺積電在法說會上提到28奈米制程的產能利用率未來幾個季 度依舊維持高檔，這些跡象顯示出終端客戶對先進制程需求的態(tài)度保守。

　　過去智慧型手機與平板電腦帶動半導體先進制程的發(fā)展與高成長，但現在行動通訊裝置的熱潮已明顯消退，IC產業(yè)鏈相關廠商亦希望找出下一個殺手級應用，繼續(xù)帶動半導體產業(yè)發(fā)展。

　　目 前業(yè)界一致認為，物聯(lián)網(Internet of Things, IoT)為最佳候選人之一。物聯(lián)網主要架構是將會使用大量微控制器(Micro Controller Unit, MCU)與微機電感測器(MEMS Sensor)，以及微型Wi-Fi晶片作為數十億計的“物”的控制與連結元件，這些“物”的訊號將會傳送到背后數以千萬計，具有高運算能力的伺服器進行 大數據(Big Data)分析，以提供使用者及時且有用的資訊。

　　由此可知，與“物”相關的晶片數量應該會相當驚人，但其所需的半導 體制程技術應是成熟型甚至是28奈米制程即可應付;而最需要先進制程技術的伺服器中央處理器晶片，相較于“物”的數量應會低上不少，對相關IC制造廠商的 貢獻營收是否仍可繼續(xù)支撐制程開發(fā)與設備的投資，仍是未知數。市場給予IC制造廠商的壓力與挑戰(zhàn)，并不亞于前文所提到的制程挑戰(zhàn)。

　　技術挑戰(zhàn)時時存在　產業(yè)生態(tài)轉變才是真考驗

　　隨著制程技術的演進，遇到的挑戰(zhàn)與困難只會多不會少，并且制程節(jié)點已進入到10奈米以下，快要接觸到物理極限，所以除了線寬微縮外，改變元件結構或是使用新的材料等選項，已是一條不可不走的路。

　　像前段制程的元件部份，除了線寬微縮的挑戰(zhàn)之外，其他如功耗的將低或是運算能力的增進，亦是等待解決的課題之一。FinFET將過去的平面式結構轉為立體式結構，增加對閘極的控制能力，未來更有可能轉為全包覆式的閘極以降低漏電流。

　　另外，改變通道材料，由過去的矽改為SiGe或是III-V族等通道材料，為的都是增加電子或是電洞的遷移率。但晶圓制造業(yè)者要如何把異質材料整合至矽基板上，又兼顧可靠度，將是避無可避的挑戰(zhàn)。

　　后 段金屬導線在材料上的選擇亦遇到阻擋層與襯墊層沉積的挑戰(zhàn)，間接導致電鍍銅的困難度增加，過去是使用氮化鉭/鉭作為阻擋層與襯墊層，但隨著金屬導線臨介尺 寸的縮小，鉭/氮化鉭已漸漸地不符合制程的要求。鈷已在20奈米制程部份取代了鉭，作為襯墊層的主要材料，未來釕更會在7奈米制程繼續(xù)接棒。但因鈷、釕與 銅電化學與材料的特性，增加了化學機械研磨與后清洗的挑戰(zhàn)。

　　回顧過去的歷史，技術上的難關總有辦法克服，但接下來半導體產業(yè)還要面臨經濟上的考驗。未來的制程節(jié)點發(fā)展難度將會越來越高，相對的，制程開發(fā)與設備的投資金額也將會越來越龐大，最終必定將會反應到晶圓的銷售價格上。

　　上一波行動裝置如智慧型手機與平板裝置的熱賣，帶起了28奈米制程營收的高峰，但未來先進制程可能不會有類似的機遇。在行動通訊裝置的退燒，以及物聯(lián)網應用 的普及帶動下，成熟型制程如微機電與28奈米將仍可持續(xù)發(fā)光發(fā)熱，但高成本的先進制程未來在市場的接受度上，仍有不少的質疑聲浪與挑戰(zhàn)，未來的發(fā)展有待持 續(xù)觀察。