基于AD9680的寬帶高動態(tài)全數(shù)字雷達接收機設計

摘要：針對某寬帶雷達數(shù)字接收機對帶寬、動態(tài)、處理速度、多通道等指標的需求，設計了一種基于新型ADC器件AD9680的寬帶高動態(tài)全數(shù)字雷達接收機驗證平臺。文中首先在搭建的平臺上對AD9680進行全帶寬模式和數(shù)字下變頻模式的性能驗證與結果分析，根據(jù)分析結果提出改善AD9680動態(tài)性能的方案;其次，對AD9680兩個通道之間的同步性做了驗證，并提出了一種針對雙通道時間偏差的優(yōu)化方法。各項結果表明，AD9680能滿足某寬帶雷達的應用需求。

關鍵詞 AD9680;寬帶雷達數(shù)字接收機;JESD204B;數(shù)字下變頻;雙通道同步

現(xiàn)代雷達數(shù)字接收機的特點是環(huán)境化、模塊化，日益復雜的電磁環(huán)境要求寬帶數(shù)字接收機必須具備以下功能：大瞬時帶寬、實時信號接收、大動態(tài)范圍、高靈敏度和頻率分辨能力?；谲浖o線電的寬帶雷達數(shù)字接收機射頻前端通過專用ADC(Analog—to—DigitalConverter)芯片對射頻信號直接采樣，增加了射頻前端的靈活性，減少了模擬環(huán)節(jié)。某雷達升級改進要求系統(tǒng)的量化位數(shù)達到14位，采樣率為1GSample·s-1，能從水平與垂直兩個極化通道采集頻段為1.2～1.4 GHz的射頻信號。文獻實現(xiàn)了等效采樣速率可達10GSample·s-1的4通道數(shù)字式脈沖超寬帶雷達信號接收;文獻實現(xiàn)了基于拼接采樣技術的寬帶數(shù)字接收機，能對帶寬1.2 GHz的模擬信號以采樣率3.2 GSample·s-1采樣;但其的量化位數(shù)均只有10位，能滿足該雷達需求的數(shù)字接收機未見報道。

本文采用由AD公司生產(chǎn)的新型ADC器件AD9680，該芯片具有兩個數(shù)據(jù)輸入通道，量化位數(shù)14 bit，采樣率1GSample·s-1，支持高達2 GSample·s-1的射頻信號直接采樣，且內部集成4個寬帶抽取濾波器和12位數(shù)控振蕩器(Numerically Controlled Oscillator，NCO)、采用JESD204B高速串行輸出接口協(xié)議。不僅能滿足某射頻雷達對上述指標的需求，且還具有多頻段接收、小型化、低功耗的特點。

1 系統(tǒng)簡介

為滿足某寬帶射頻雷達的需求，設計了一款基于AD9680的仿真和驗證平臺，該平臺由型號為AD9680—1000EBZ的AD9680采集板和型號為ADS7-V1EBZ的FPGA(Field Programm able Gate Array)載板組成。系統(tǒng)框圖及硬件驗證平臺如圖1和圖2所示。

2 性能驗證、分析與改善

首先是程序的編寫，AD9680的高速串行協(xié)議JESD204B通過代碼組同步、SYNCINB±、ILAS、用戶數(shù)據(jù)和錯誤校正建立鏈路同步，輸出串行線速率為每通道10 Ghit·s-1或5 Gbit·s-1。JESD204B鏈路建立的關鍵參數(shù)有：轉換器數(shù)M、物理通道數(shù)L、每幀的8為字數(shù)F、每個多幀的幀數(shù)K以及轉換器分辨率N和每個樣本使用的位數(shù)N’，本系統(tǒng)依據(jù)以上參數(shù)進行串行線速率及FPGA GTX(Gigabit Transceiver X)參考時鐘配置。

2.1 全帶寬模式

某雷達工作頻段存在較強的干擾，對ADC的瞬時動態(tài)要求較高，因此對ADC采樣率和分辨率的要求也較高。所以本文在配置滿量程信號輸入、采樣點數(shù)、SPI軟復位、JESD20 4B關鍵參數(shù)值等后得到全帶寬模式下的FPGA數(shù)字信號輸出并對其進行ADC性能計算，結果如圖3和圖4所示。

圖4中采樣信號的頻率范圍由系統(tǒng)的3個帶通濾波器決定，分別為260～460 MHz，1 170～1 290 MHz，1 570～1 610 MHz。射頻數(shù)字化接收機動態(tài)設計時要求接收機模擬射頻通道動態(tài)與接收機輸入信號及ADC的動態(tài)相匹配。這就要求接收機增益設計時最大輸入信號不致ADC 飽和，同時最小信號輸入并經(jīng)過射頻前端增益放大后能被ADC充分量化。故本文在接收機大線性動態(tài)范圍設計時主要考慮合理分配接收機各級增益和選擇動態(tài)范圍大的器件。另通過分析知調節(jié)電路輸入端端接阻抗、模擬差分輸入電壓、輸入緩沖電流可改善輸出數(shù)據(jù)的動態(tài)性能。首先，合理的輸入阻抗可滿足驅動器、放大器的端接需求，阻抗小的情況下模擬信號輸入幅度減小，ADC性能變差，雖然諧波分量同時可能得到改善。其次，隨著信號頻率的增加，適當?shù)販p小模擬差分輸入電壓，增加輸入緩沖電流，可達到抑制噪聲分量，保護差分信號的線性，改善ADC動態(tài)性能的效果。實測過程中發(fā)現(xiàn)在某射頻雷達所需的帶寬1 200～1 400 MHz范圍內，固定輸入端接阻抗為400 Ω，模擬差分電壓為1.46Vp-p，并適當調節(jié)緩沖電流可得到最優(yōu)的ADC性能。優(yōu)化后的結果如圖4所示，系統(tǒng)有效位數(shù)>8.4位，SFDR 值>64.5 dB，可滿足實際項目中ADC器件選型一方面要達到特定指標需求，另一方面要具備較好的動態(tài)性能的要求。

2.2 下變頻模式

射頻數(shù)字化接收機的變頻和濾波等都在數(shù)字域實現(xiàn)，為了適應不同頻段信號接收和信道化通道數(shù)的要求，本系統(tǒng)采用內置4個數(shù)字下變頻器DDC0-DDC3的 AD9680對回波進行采集和處理。本文對AD9680在DDC模式下的性能進行驗證、分析和改善，具體過程如下：外部時鐘輸入后，通過設置DDC抽取倍數(shù)、NCO相位值、JESD204B關鍵性能參數(shù)等得到輸入信號的FPGA數(shù)據(jù)輸出，計算輸出數(shù)據(jù)的ADC性能值并對其進行分析和改善。部分頻點抽取后頻譜及性能如圖5和圖6所示。

隨著抽取倍數(shù)的提高，系統(tǒng)的重構速度變快。在經(jīng)過AD9680內置的DDC模塊后，頻段為1.2～1.4CHz的信號其滿量程FPGA數(shù)據(jù)輸出SNR(Signal Noise Ratio)值可達63 dBFs，ENOB可達10位，可保證前端輸入噪聲加信號能夠被ADC充分量化。驗證過程發(fā)現(xiàn)系統(tǒng)存在以下兩個問題：在過采樣和濾波條件下，DDC理想SNR改善為

，即2倍抽取時理想SNR和全帶寬模式相近，在2倍抽取的基礎上抽取倍數(shù)每提高一倍，相應復數(shù)輸出數(shù)據(jù)或上變頻后實數(shù)輸出數(shù)據(jù)的理想SNR性能值提高3 dB，而圖6中SNR性能值實際只提高了約2.5 dB;部分頻點2倍抽取時性能明顯偏低，如圖6中的1 601 MHz輸入信號。分析可知，影響問題1的主要因素是濾波器的性能，影響問題2的主要因素是在2倍抽取的有效帶寬范圍內混入了雜波。

(1)系統(tǒng)在進行2n倍抽取時信號先后經(jīng)過濾波器HB(n)，HB(n-1)…HB1，n=4，3，2，1，由此，HB1是濾波器的最后一級。本文以 HB1濾波器為例，分析隨著抽取倍數(shù)的變大，實際SNR性能值應提高的幅度。系統(tǒng)采用的HB1濾波器有55個抽頭系數(shù)，其濾波器響應如圖7所示。

2n倍抽取后信號帶寬為fs/2n，圖中濾波器在抗混疊抑制要求>85 dB時，保護帶寬為fs/2n×38.9%，即(fs/2n×50%，fs/2n×61.1%)的噪聲分量在一定程度上會混入 (fs/2n×38.9%，fs/2n×50%)。由圖7可看出，濾波器在(fs/2n×50%，fs/2n×61.1%)這段頻率范圍的響應近似為一條斜線，即近似濾除該頻段一半的噪聲分量。故2n倍抽取時HB1濾波器在前一級濾波器的基礎上對性噪比的實際改善為

，即2.55 dB。實際中噪聲分量不是絕對均勻的，某些點頻信號的噪聲分量可能存在偏大或偏小的情況，但實測結果與本文計算的實際SNR性能改善值差別較小。

(2)由前面的分析知DDC2倍抽取的SNR性能值應稍大于全帶寬模式，而圖6中當輸入信號為1601MHz時，2倍抽取的ADC性能值明顯偏低。為此，對系統(tǒng)輸入信號的DDC 2倍抽取進行Matlab仿真，發(fā)現(xiàn)2倍抽取性能變差的主要原因是鏡像分量的混入：采集信號先后經(jīng)過頻率為fNCO的數(shù)控振蕩器和半帶抽取濾波器做數(shù)據(jù)輸出。當信號與其的鏡像分量與NCO進行運算后同時出現(xiàn)在濾波器HB1的通帶內或鏡像分量在HB1的過度帶內時，濾波器無法將其濾除干凈，鏡像分量混入2倍抽取后信號的有效帶寬內，導致輸出數(shù)據(jù)的ADC性能變差。為了實現(xiàn)某雷達頻段的射頻信號直接采樣，必須采用帶通采樣或欠采樣，因此需采用模擬抗混疊濾波器來抑制其他奈奎斯特頻帶的干擾或噪聲，防止干擾混疊或噪聲折疊對輸出信噪比的影響。

2.3 系統(tǒng)同步性驗證

寬帶雷達數(shù)字接收機多個通道之間的相位差大小決定后期成像質量的優(yōu)劣。本系統(tǒng)用功分器將信號源輸入在2 GHz以下的信號分成兩路輸送給ADS7-V1EBZ的通道A和通道B，對輸入信號進行全帶寬和數(shù)字下變頻模式數(shù)據(jù)采集，采用正弦信號在時域上的自相關和互相關計算兩個通道輸出數(shù)據(jù)間的增益誤差和時間偏差。分析知延時誤差由以下幾個因素導致：(1)兩個輸入信號在電路板上的布線差異。(2)AD9680芯片內部兩個通道問的差異。(3)信號經(jīng)過功分器和接線后產(chǎn)生時間誤差。以上使兩個通道輸出數(shù)據(jù)相位和頻率不完全同步的因素可通過下列方法進行改善：1)優(yōu)化電路設計。2)調節(jié)NCO相位值。3)算出功分器和接線的延遲誤差并將其去除。本文去除了由功分器和接線造成的延遲誤差并對系統(tǒng)下變頻的NCO相位值進行了調整，優(yōu)化后的雙通道延遲誤差如表1所示。

其中，f0為輸入信號頻率;△tAB和GA/B分別為兩個通道之間的時間偏差和增益誤差。為減小對后期成像的影響，需消除雷達系統(tǒng)的通道相位失真，即在實現(xiàn)雙通道回波的高速采集和處理的同時需要達到一定的相位一致條件。本設計的通道A和B分別對應某雷達的水平和垂直兩個極化通道，改善后的雙通道延時誤差在 45 ps以下，滿足接收機的應用需求。

3 結束語

本文通過分析基于AD9680的寬帶雷達數(shù)字接收機驗證平臺的基本特點及兩種工作方式，結合雷達系統(tǒng)的實際要求，對系統(tǒng)FPGA輸出數(shù)據(jù)進行性能驗證、分析、驗證和改進。并對ADS7-V1EBZ兩個信號輸入通道間的同步做了驗證與分析，提出了雙通道延時誤差的改善方案。結果表明，新型 ADC器件AD9680在實際應用中具有高精度、高速度、動態(tài)范圍大、靈活性強、雙通道同步性能良好等特點，可滿足某雷達對射頻前端數(shù)字接收機的性能需求。下一步研究將繼續(xù)完善雙通道相位和幅度一致性校正、通過優(yōu)化電路設計改善ADC的性能、將AD9680成功應用于某射頻雷達中。