微弱模擬信號的高精度測量的設計解析

增量累加ADC表面上看起來也許很復雜，但實際上它是由一系列簡單的部件所構成的精確數(shù)據(jù)轉換器。增量累加ADC由兩個主要構件組成：執(zhí)行模數(shù)轉換的增量累加調(diào)制器和數(shù)字低通濾波器/抽取電路。增量累加調(diào)制器的基本構件(集成運算放大器、求和節(jié)點、比較器/1 位ADC和1位DAC)如圖1所示。調(diào)制器的充電平衡電路強制比較器的數(shù)字輸出位流來代表平均模擬輸入信號。在把比較器輸出回送至調(diào)制器的1位DAC的同時，還利用一個低通數(shù)字濾波器對其進行處理。這個濾波器主要計算0和1的數(shù)量，并去掉大量噪聲，從而實現(xiàn)高達24位的數(shù)據(jù)轉換器。

圖 1：增量累加 ADC 由執(zhí)行模數(shù)轉換的增量累加調(diào)制器及其后的數(shù)字濾波器和抽取器組成

analog：模擬
integrator：積分器
comparator：比較器
1-bit ADC：1 位 ADC
digital filter：數(shù)字濾波器
decimator：抽取器
digital output：數(shù)字輸出
1-bit DAC：1 位 DAC
1-bit data stream：1位數(shù)據(jù)流
delta sigma modulator：增量累加調(diào)制器

實現(xiàn)更多位數(shù)分辨率的一個主要障礙是噪聲。對于那些試圖從熱電偶、傳感器或其他低電平信號源來辨別微伏(μV)級變化的設計師來說，噪聲將會是一個主要的問題。噪聲層由所有不想要的外部和調(diào)制器周圍的噪聲源產(chǎn)生的噪聲總和組成。而且噪聲層越厚，檢測你試圖測試的模擬輸入信號的真實變化就越難。
過采樣、噪聲成形、數(shù)字濾波和抽取是增量累加轉換器用來降低噪聲并產(chǎn)生高分辨率輸出數(shù)據(jù)的4種重要方法。假定以頻率fS對一個數(shù)據(jù)轉換器的輸入信號采樣，根據(jù)數(shù)據(jù)的奈奎斯特定理 (Nyquist theorem)，fS 必須至少是輸入頻率的2倍(fIN=fS/2)。過采樣是以高于輸入信號頻率兩倍的頻率對輸入信號采樣。一個較大的過采樣比(k)將產(chǎn)生一個更加充分的數(shù)字位流表示。組成位流的 “1” 或 “0” 越多，輸入信號的數(shù)字近似就越好。圖2顯示了以采樣率k x fS/2進行的過采樣怎樣讓調(diào)制器將相同數(shù)量的噪聲擴展到更寬的頻率范圍上。這極大地縮小了在所關注頻帶中的噪聲層。過采樣率每增加2倍，理想的信噪比(SNR)就提高3dB。較大的SNR意味著增量累加轉換器可以更好地分辨模擬輸入中更小的變化。

圖 2：過采樣縮小了所關注頻帶中的噪聲層

Power：功率
noise floor after oversampling：過采樣后的噪聲層
orignal noise floor：最初的噪聲層
frequency：頻率
oversampling ratio：過采樣率

通過用調(diào)制器控制環(huán)路中的積分器進行噪聲成形，增量累加轉換器可以準確地測量模擬輸入。積分器的噪聲成形過程是，將更多噪聲強制推移到更高頻率上，如圖3所示。然后，數(shù)字低通濾波器去除噪聲的高頻部分，這極大地改善了SNR。數(shù)字濾波器還可以用來極大地降低在50Hz、60Hz或其它不想要的頻率噪聲。

圖 3：積分器將噪聲強制推移到更高的頻率上

Signal Amplitude : 信號幅度
Digital Filter Rsponse : 數(shù)字濾波器響應
power：功率
1.積分器將噪聲強制推移到所關注的頻帶之外;
2.數(shù)字濾波器濾除高頻噪聲
frequency：頻率
oversampling ratio：過采樣率

數(shù)字位流中總是會有一些輸入信號帶來的噪聲。但是通過平均和濾波，增量累加ADC極大地縮小了噪聲層。過采樣率和內(nèi)部增量累加調(diào)制器的“階數(shù)”決定噪聲高低。階數(shù)這個術語指的是積分器的數(shù)量。例如，一個3階調(diào)制器含有3積分器級。

盡管增加積分器級數(shù)和增大過采樣率可以進一步降低噪聲，但是穩(wěn)定性是3階或更高階增量累加轉換器需要關注的大問題。一旦增量累加調(diào)制器出現(xiàn)不穩(wěn)定，那么除非進行功率循環(huán)，否則它們常常不會再次變至穩(wěn)定狀態(tài)。凌力爾特公司的所有增量累加轉換器都采用3階調(diào)制器，而且每次轉換都對調(diào)制器和濾波器復位。即使調(diào)制器進入不穩(wěn)定狀態(tài)(這很可能發(fā)生在基準電壓很低、輸入信號又很大的情況下)，凌力爾特公司的增量累加ADC也可以無需周期性地開關電源而自己恢復到穩(wěn)定狀態(tài)，其它ADC產(chǎn)品也許做不到這一點。
調(diào)制器環(huán)路穩(wěn)定且噪聲由積分器成形后，接下來要對所產(chǎn)生的數(shù)字信號進行濾波和抽取。抽取就是舍棄一些采樣，主要是去掉由過采樣帶來的冗余信號信息。如果過采樣率為256，那么ADC求取256個采樣的平均值，而抽取器則每256個采樣產(chǎn)生1個數(shù)字輸出。濾波和抽取后產(chǎn)生的數(shù)字信號再從ADC輸出，一采取串行格式。
增量累加ADC的數(shù)字輸出與基準源一樣好。有噪聲的基準是任何數(shù)據(jù)轉換器的主要誤差源。增量累加調(diào)制器的1位DAC由正基準電壓和負基準電壓偏置。正(或高)基準電壓一般是輸入范圍的上限，而負(或低)基準電壓一般是下限。有些增量累加ADC的正和負基準都連接到外部，另一些則將低的基準連接到共用電壓上，如地電壓。其它ADC可以選擇使用內(nèi)部帶隙基準或外部基準。凌力爾特公司的增量累加轉換器允許設計師改變基準和輸入共模電壓，變化范圍從地一直到電源電壓。

在選擇增量累加轉換器時，轉換時鐘和數(shù)據(jù)延遲是兩個需要考慮的重要因素。時鐘控制數(shù)據(jù)處理的內(nèi)部時序，并決定轉換時間。轉換時鐘可以從內(nèi)部提供，或者采用外部晶體或硅振蕩器。不過，既然數(shù)字濾波器不抑制振蕩器頻率，那么采用內(nèi)部振蕩器是有優(yōu)勢的。

由于數(shù)據(jù)延遲，當前輸出結果落后于輸入一個采樣周期。凌力爾特公司所有無延遲增量累加(No Latency Delta SigmaTM)轉換器都在一個周期內(nèi)穩(wěn)定，簡化了多路復用應用。

增量累加ADC雖然本質(zhì)上很簡單，但是配置這種ADC卻常常是一個復雜的過程，如要寫很多指令、平衡輸入級的復雜性和選擇外部振蕩器。凌力爾特公司的增量累加轉換器沒有校準序列、配置寄存器、濾波器穩(wěn)定時間和外部振蕩器，降低了設計的復雜性。每個轉換周期中都執(zhí)行透明的偏移和滿標度自動校準，以確保高準確度，而高準確度則保證能夠分辨出1克或0.01度的差別。