內(nèi)建式抖動測量技術(shù)（上）
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前言
時序抖動（timing jitter）為系統(tǒng)設計中普遍存在的問題。但是因為早期系統(tǒng)使用需求量不高，所以皆透過較低的訊號傳輸速度減少設計負擔，也因此抖動相較于整個周期時間所占的比例非常微小。隨著積體電路日新月異，人們普及使用電腦并增加通訊頻寬需求，在各種通訊協(xié)定上都大幅增加其操作速度。在相同條件下時序抖動已在訊號間占有相當大的百分比。因此與時脈相關(guān)的系統(tǒng)都會針對抖動做進一步的規(guī)范。
目前抖動量萃取的方式皆藉由儀器外部量測所得，但當系統(tǒng)操作速率增加后于量測上會遇到以下兩個問題：測試成本（cost）與測試準確度（accuracy）。從測試成本觀點來看，若要量測GHz以上訊號，示波器為得到準確量測數(shù)值其取樣率必須非常高速，動輒數(shù)十GS/s。因此軟硬體實現(xiàn)變得非常困難，測試機臺成本也就大幅提升。此外，采用外部儀器測試晶片內(nèi)部訊號，也會產(chǎn)生量測可靠度的問題。例如測試環(huán)境對于待測訊號的干擾、I/O介面頻寬之限制、晶片內(nèi)部輸出緩沖器（output buffer）的雜訊…等等，這些皆會造成量測數(shù)值準確度下降。
為解決相關(guān)測試問題，目前備受矚目的方法就是加入可測試性設計（Design for Testability；DfT）?？蓽y試性設計的觀念是在設計流程中加入量測的考量，或是藉由一些額外輔助運算方式來降低對自動測試設備性能的要求、及大幅降低生產(chǎn)測試所需之成本與時間。然而此測試方式雖可減少測試成本和時間，但最被市場所詬病的是其準確性。這是因為額外電路將會注入雜訊于待測電路中，且也無法確保此電路設計是否完善；此外利用額外的運算方式必須先確保待測數(shù)值或是待測環(huán)境設定無誤，否則就算大幅縮短測試時間也是徒勞無功。
本文將提出一可內(nèi)建于晶片中量測時脈抖動量之測試想法與架構(gòu)。其采用單擷?。╯ingle-shot）量測方式搭配時間放大的技巧將訊號抖動量等倍率增加，來減輕時間數(shù)位轉(zhuǎn)換電路（Time-to-Digital Converter；TDC）在制程上的限制、進而提升測試解析度（resolution）。此外搭配使用脈波吞噬之電路技術(shù)，使得架構(gòu)具有極佳線性度。相較與傳統(tǒng)內(nèi)建抖動量測電路（[1]~[5]），其具備寬頻操作以及低抖動量測試之特性，并有較小的超額面積率（area overhead）。
Background
發(fā)展至今，內(nèi)建時脈抖動測試技術(shù)有幾種較為普遍的測試架構(gòu)，有些已應用于業(yè)界產(chǎn)品測試中，先針對這些傳統(tǒng)架構(gòu)做進一步介紹。
Delay Chain [1]
《圖一 使用delay chain之抖動量測法》
此測試架構(gòu)為Logic Vision于1999年提出，是利用可調(diào)整延遲線（Adjustable Delay Line；ADL）、正反器與計數(shù)器搭配統(tǒng)計原理來測試抖動量。正反器就好比是一個相位檢測器，若調(diào)整延遲量使得B領前A，此時0出現(xiàn)的機率將占多數(shù)；反之當B落后于A，則1出現(xiàn)的機率將占多數(shù)。亦即藉由調(diào)整不同延遲量來得到不同機率分布，再搭配上累積分布函數(shù)的運算（Cumulative Distribution Function；CDF）將抖動量運算出來。
優(yōu)點：
●架構(gòu)簡單且容易實現(xiàn)。
缺點：
●延遲線會有頻率的限制，此將影響操作范圍。
●需調(diào)整延遲時間來得到1、0分布進而得知抖動量，因此將需冗長的測試時間。
Two Ring Oscillators [2]
《圖二 使用two ring oscillators之抖動量測法》
此測試架構(gòu)則為Credence于1999年所提出，是使用兩組已知但不同操作頻率的內(nèi)建振蕩器，利用待測時脈訊號的第n個與第n+1個周期分別去觸發(fā)振蕩器使其開始振蕩。當兩者不同周期時脈之相位吻合后，再利用相位吻合所需的周期數(shù)搭配振蕩周期即可反推時脈抖動量。
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