關(guān)于測量中的建立時(shí)間和保持時(shí)間的理解

圖6 時(shí)鐘存在延時(shí)且保持時(shí)間不滿足要求

下面用數(shù)字來說明一下加深理解（以下舉例暫不考慮hold time）：

建立時(shí)間Tsetup=Tdelay+ Tco- Tpd
假設(shè)Tco（觸發(fā)器固有的建立時(shí)間）= 2ns
假設(shè)1，Clock Delay =0，Data delay="0"，那么數(shù)據(jù)port的新數(shù)據(jù)必須在時(shí)鐘port的時(shí)鐘沿到來之前2ns趕到數(shù)據(jù)port，才能滿足觸發(fā)器的Tco。

假設(shè)2，Clock delay="0"，data Delay = 3ns，那么數(shù)據(jù)port的新數(shù)據(jù)必須在時(shí)鐘port的時(shí)鐘沿到來之前5ns就得趕到數(shù)據(jù)port，其中的3ns用來使新數(shù)據(jù)從數(shù)據(jù)port趕到觸發(fā)器的D端(由于data Delay ），剩下的2ns用來滿足觸發(fā)器的Tco。

假設(shè)3，Clock delay="1ns"，data Delay = 3ns，由于時(shí)鐘port的時(shí)鐘沿推后1ns到達(dá)觸發(fā)器的時(shí)鐘端，那么數(shù)據(jù)port的新數(shù)據(jù)只需在時(shí)鐘port的時(shí)鐘沿到來之前4ns趕到數(shù)據(jù)port即可。

假設(shè)4，假設(shè)時(shí)鐘的周期T=4ns，即你的系統(tǒng)需要運(yùn)行在250M頻率上，那么以上的假設(shè)中，假設(shè)2顯然是不成立的，也就是說在假設(shè)2的情況下，你的系統(tǒng)運(yùn)行頻率是低于250M的，或者說在250M系統(tǒng)里是有setup time violation的。在假設(shè)2的情況下，由于Tco及Tpd均是FPGA的固有特性，要想滿足4ns的T，那么唯一你能做的就是想方設(shè)法減小Tdelay，也就是數(shù)據(jù)路徑的延時(shí)。即所謂的找出關(guān)鍵路徑，想辦法優(yōu)化之。

總結(jié)，在實(shí)際的設(shè)計(jì)中，對于一個(gè)給定的IC,其實(shí)我們很容易看到T，Tpd，Tsetup，Th都是固定不變的（在跨時(shí)鐘域時(shí)，Tpd會(huì)有不同），那么我們需要關(guān)心的參數(shù)就是Tdelay，即數(shù)據(jù)路徑的延時(shí)，控制好了這個(gè)延時(shí)，那我們的設(shè)計(jì)就不會(huì)存在建立時(shí)間和保持時(shí)間不滿足的情況了！

后記：有個(gè)著名的筆試題,這樣說道：時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min，該觸發(fā)器的數(shù)據(jù)輸出延時(shí)為Tco。組合邏輯電路最大延遲為 T2max,最小為T2min。假設(shè)D1在前，D2去采樣D1的數(shù)據(jù)（實(shí)際就是對圖2的文字描述），問，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。這里給出一個(gè)簡易公式供大家死記一下，

以下兩個(gè)公式確定了D2的Tsetup和Thold：

1) D1的Tco + max數(shù)據(jù)鏈路延時(shí) + D2的Tsetup < T（即T3 < T - Tco - T2max）

2) D1的Tco + min數(shù)據(jù)鏈路延時(shí) > D2的Thold（即T4< Tco + T2min）

其實(shí)上面的式2可以從T3+T4=T推出，不過要注意把1)中的T2max改為T2min即可。

總之，建立時(shí)間長了，保持時(shí)間就短了。

實(shí)際中，某條數(shù)據(jù)鏈路延時(shí)是一個(gè)定值，只不過要求它落在區(qū)間{T2min，T2max}。這也是T2min和T2max的實(shí)際意義。從現(xiàn)實(shí)設(shè)計(jì)出發(fā)，個(gè)人覺得這個(gè)題改為考T2max和T2min更合適，那是不是有更多人犯暈?zāi)兀?/div>