時域時鐘抖動分析
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圖 11 濾波后時鐘相關(guān)性測試裝置結(jié)構(gòu)
圖 12 所示曲線圖描述了濾波后 CDCE72010 LVCMOS 輸出的測得輸出相位噪聲。131000 點的 FFT 大小將低積分帶寬設(shè)定為 ~500 Hz。積分上限由帶通濾波器設(shè)定，其影響在相位噪聲曲線圖中清晰可見。超出曲線圖所示帶通濾波器限制的相位噪聲為 E5052A 的噪聲底限，不應(yīng)包括在抖動計算中。濾波后相位噪聲輸出的積分帶來 ~90 fs 的時鐘抖動。
圖 12 濾波后時鐘的測得相位噪聲
接下來，我們建立起了熱噪聲基線。我們直接從 ~35 fs 抖動的時鐘源生成器使用濾波后采樣時鐘對兩種 ADC 采樣，而 CDCE72010 被繞過了。將輸入頻率設(shè)定為 10 MHz，預(yù)計對時鐘抖動 SNR 無影響。然后，通過增加輸入頻率至 SNR 主要為抖動限制的頻率，確定每個 ADC 的孔徑抖動。由于采樣時鐘抖動遠低于估計 ADC 孔徑抖動，因此計算應(yīng)該非常準確。另外還需注意，時鐘源的輸出振幅應(yīng)會增加（但沒有多到超出 ADC 的最大額定值），從而升高時鐘信號的轉(zhuǎn)換率，直到 SNR 穩(wěn)定下來為止。
我們知道時鐘源生成器濾波后輸出的外部時鐘抖動為 ~35 fs，因此我們可以利用測得的 SNR 結(jié)果，然后對第 1 部分（請參見參考文獻 1）中的方程式 1、2 和 3 求解孔徑抖動值，從而計算得到 ADC 孔徑抖動，請參見下面的方程式 4。表 3 列舉了每種 ADC 測得的 SNR 結(jié)果以及計算得孔徑抖動。
表 3 測得的 SNR 和計算得抖動
利用 ADC 孔徑抖動和 CDCE72010 的采樣時鐘抖動，可以計算出 ADC 的SNR，并與實際測量結(jié)果對比。使用 ADC 孔徑抖動可以通過測得 SNR 值計算出 CDCE72010 的采樣時鐘抖動，如表 4 所列。乍一看，預(yù)計 SNR 值有些接近測得值。但是，將兩種 ADC 計算得出的采樣時鐘抖動與 90 fs 測得值對比時，出現(xiàn)另一幅不同的場景，其有相當多的不匹配。
不匹配的原因是，計算得出的孔徑抖動是基于時鐘源生成器的快速轉(zhuǎn)換速率。CDCE72010 的 LVCMOS 輸出消除了時鐘信號的高階諧波，其有助于形成快速升降沿。圖 13 所示波形圖表明了帶通濾波器急劇降低未濾波 LVCMOS 輸出轉(zhuǎn)換速率，以及將方波轉(zhuǎn)換為正弦波的過程。
圖 13 時鐘抖動對采樣時鐘轉(zhuǎn)換速率的影響
表 4 90-fs 時鐘抖動的 SNR 結(jié)果
改善轉(zhuǎn)換速率的一種方法是：在 CDCE72010 的 LVCMOS 輸出和帶通濾波器之間添加一個具有相當量增益的低噪聲 RF 放大器，參見圖 14。該放大器應(yīng)該放置于濾波器前面，這樣便可以將其對時鐘信號的噪聲影響程度限定在濾波器帶寬，而非 ADC 的時鐘輸入帶寬。由于下一個試驗的放大器具有 21 dB 的增益，因此我們在帶通濾波器后面增加了一個可變衰減器，旨在匹配濾波后 LVCMOS 信號到時鐘生成器濾波后輸出的轉(zhuǎn)換速率。該衰減器可防止 ADC 的時鐘輸入超出最大額定值。
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