一種基于FPGA的雷達(dá)回波實(shí)時模擬器的實(shí)現(xiàn)

雷達(dá)回波模擬器能夠在實(shí)驗室環(huán)境下模擬產(chǎn)生雷達(dá)實(shí)際工作中所接收到的回波信號，在雷達(dá)系統(tǒng)設(shè)計、調(diào)試、測試、訓(xùn)練和維護(hù)等工作中發(fā)揮著不可替代的作用[1-3]。隨著電子技術(shù)的日益進(jìn)步，雷達(dá)系統(tǒng)正在向多模式、多通道、高分辨等方向發(fā)展，對模擬器的通用性、實(shí)時性等指標(biāo)提出了更高的要求[4]。

模擬器通?？梢苑譃檐浖M、硬件模擬及軟硬結(jié)合等三種實(shí)現(xiàn)方式。軟件模擬具有成本低、靈活性強(qiáng)等優(yōu)點(diǎn)，但實(shí)時性差，一般不能直接用于雷達(dá)系統(tǒng)的實(shí)時調(diào)試和測試[5]。硬件模擬通常采用波存儲回放技術(shù)，實(shí)時性好，但通用性差，不能滿足參數(shù)復(fù)雜多變的情況[6-7]。軟硬結(jié)合方式以通用計算機(jī)為主控平臺，以高性能嵌入式處理器為運(yùn)算單元,在具有良好實(shí)時性的同時，能夠適應(yīng)復(fù)雜的仿真環(huán)境,是應(yīng)用最為廣泛的模擬方式[5,8]。

FPGA作為高性能數(shù)字信號處理系統(tǒng)中的關(guān)鍵器件，在雷達(dá)信號模擬中有著巨大的開發(fā)潛能[9-11]。然而，受制于開發(fā)難度與開發(fā)周期，在傳統(tǒng)的模擬器中，FPGA多用于邏輯功能、時序信號和對外接口的控制，其強(qiáng)大的并行處理能力沒有得到充分利用。

本文以FPGA為核心構(gòu)建了一種通用的雷達(dá)回波信號實(shí)時模擬系統(tǒng)。該系統(tǒng)采用FPGA作為回波信號模擬的運(yùn)算單元，充分利用了FPGA資源豐富、并行處理能力強(qiáng)的特點(diǎn)，提高了系統(tǒng)的實(shí)時性；采用System Generator開發(fā)回波模擬程序，大大降低了開發(fā)難度，并顯著縮短了研制周期。采用標(biāo)準(zhǔn)工業(yè)總線及模塊化設(shè)計，通用性、兼容性和可擴(kuò)展性強(qiáng)，可以應(yīng)用于不同體制、不同規(guī)模的雷達(dá)系統(tǒng)模擬中。

1 系統(tǒng)方案

通用雷達(dá)回波實(shí)時模擬器（以下簡稱“模擬器”）由上位機(jī)、微波鏈路和回波模擬單元組成，系統(tǒng)框圖如圖1所示。上位機(jī)實(shí)現(xiàn)人機(jī)交互、系統(tǒng)控制、狀態(tài)監(jiān)視等功能。微波鏈路包括下變頻和上變頻模塊，用于實(shí)現(xiàn)射頻信號與中頻信號的轉(zhuǎn)換?；夭M單元完成中頻信號采集、數(shù)字下變頻（DDC）、目標(biāo)模擬、雜波模擬、干擾模擬、數(shù)字上變頻（DUC）和數(shù)模轉(zhuǎn)換等操作，是整個系統(tǒng)的核心模塊。

模擬器遵循標(biāo)準(zhǔn)結(jié)構(gòu)規(guī)范，采用cPCI標(biāo)準(zhǔn)總線，可根據(jù)實(shí)際需求擴(kuò)展系統(tǒng)規(guī)模，為工程應(yīng)用提供了便利。為了適應(yīng)不同速率、不同類型的信號傳輸，系統(tǒng)內(nèi)部采用多種互聯(lián)方式。PCI總線用于傳輸控制命令及慢速信號，自定義總線用于高速數(shù)據(jù)流的傳輸，同步定時總線用于系統(tǒng)的時序控制，如圖2所示。

作為模擬器的重要組成部分，回波模擬單元以高性能FPGA為核心構(gòu)建，用于實(shí)現(xiàn)DDC、回波模擬、DUC等功能；同時配以高速A/D和D/A芯片，用于信號采集與回波信號的播放?；夭M單元由多塊信號處理板組成，單板的邏輯框圖如圖3所示，F(xiàn)PGA采用2片Xilinx公司的XC6VLX240T。芯片采用40 nm技術(shù)，密度高、功耗小，片上具有豐富的邏輯和I/O資源，并集成了大量的信號處理單元（DSP48E），能夠滿足復(fù)雜的回波模擬運(yùn)算及對外接口的需求。兩片F(xiàn)PGA通過自定義互聯(lián)接口實(shí)現(xiàn)高速數(shù)據(jù)通信，用于傳輸中間結(jié)果。ADC采用ADC08D1500，最高采樣率可達(dá)1.5 GHz，可以滿足中頻寬帶信號的采樣要求。DAC采用ADI公司的AD9736，最高時鐘頻率為1.2 GHz,具有良好的輸出信號性能。

2 FPGA模擬軟件設(shè)計與實(shí)現(xiàn)

雷達(dá)回波信號是目標(biāo)回波、雜波、干擾以及噪聲等疊加后的結(jié)果。不同的雷達(dá)體制，對目標(biāo)、雜波、噪聲及干擾的建模方法有所不同。對于雷達(dá)導(dǎo)引頭，可以僅考慮單點(diǎn)目標(biāo)，只需模擬目標(biāo)的速度、加速度、距離和功率等信息即可。對于復(fù)雜的高分辨雷達(dá)系統(tǒng)，則要求模擬器能夠更為細(xì)致地模擬目標(biāo)回波信號，如動目標(biāo)、一維距離像及面目標(biāo)等。

圖4給出了目標(biāo)回波模擬軟件的功能框圖。該軟件可以模擬點(diǎn)目標(biāo)以及擴(kuò)展目標(biāo)的回波信號。中頻輸入信號在完成DDC后作為回波模擬的基帶基準(zhǔn)數(shù)據(jù)，同時用于確定波門和載頻。多普勒計算模塊根據(jù)設(shè)定的目標(biāo)運(yùn)動信息及測頻結(jié)果計算每個目標(biāo)的多普勒頻率。波門信息與目標(biāo)延遲信息相結(jié)合，用于確定回波信號的位置。復(fù)乘模塊在基準(zhǔn)數(shù)據(jù)上加入延遲、多普勒調(diào)制和幅度調(diào)制后得到基帶回波數(shù)據(jù)，再經(jīng)過DUC后通過DAC播放，即可得到中頻回波數(shù)據(jù)。

由于信號處理板卡具有2片F(xiàn)PGA，因此需要將上述各運(yùn)算模塊分別映射到相應(yīng)的FPGA中。如圖4所示，第一個FPGA實(shí)現(xiàn)數(shù)字下混頻、測頻、延遲復(fù)乘等功能，第二個FPGA實(shí)現(xiàn)擴(kuò)展散射點(diǎn)延遲、各點(diǎn)相對多普勒復(fù)乘、數(shù)字上混頻等功能，產(chǎn)生一個簡單目標(biāo)或一個擴(kuò)展目標(biāo)。為了降低開發(fā)難度、縮短開發(fā)周期，運(yùn)算模塊均采用System Generator開發(fā)。

噪聲模擬的實(shí)現(xiàn)方法如圖5所示。首先產(chǎn)生高斯白噪聲隨機(jī)序列，F(xiàn)FT后根據(jù)噪聲帶寬進(jìn)行加窗，得到噪聲序列的頻譜，然后做IFFT，得到時域模板序列。對這個模板序列進(jìn)行隨機(jī)移位疊加，最后根據(jù)測頻結(jié)果進(jìn)行DUC，將噪聲移到一定的載頻上。根據(jù)實(shí)際噪聲帶寬的需求，可以選擇不同寬度的窗函數(shù)，控制調(diào)頻噪聲的帶寬。

將上述運(yùn)算過程生成的目標(biāo)回波、噪聲、雜波和干擾信號疊加后，即可得到最終的雷達(dá)回波信號。

3 系統(tǒng)驗證

分別采用連續(xù)波信號和脈沖信號對系統(tǒng)的功能和性能進(jìn)行測試。連續(xù)波狀態(tài)下，需要測試模擬器的輸出功率、雜散抑制、動態(tài)范圍、多普勒信號控制性能等指標(biāo)。脈沖狀態(tài)下，需要測試模擬器的模擬精度、多目標(biāo)及干擾模擬能力等指標(biāo)。

圖7給出了連續(xù)波狀態(tài)下某典型頻率的輸出信號實(shí)測結(jié)果?？梢钥闯觯敵鳇c(diǎn)頻信號的頻率與輸入信號相差所設(shè)定的多普勒頻率，雜散電平很低，滿足一般雷達(dá)系統(tǒng)的要求。表1給出了主要指標(biāo)的實(shí)測結(jié)果，包括輸出功率、、雜散抑制、輸出動態(tài)范圍、多普勒信號頻率范圍與多普勒頻率精度等。

圖8給出了脈沖狀態(tài)下的輸出信號，表2給出了主要指標(biāo)的實(shí)測結(jié)果。

本文介紹了一種基于FPGA嵌入式系統(tǒng)的雷達(dá)回波實(shí)時模擬器。利用FPGA資源豐富、并行運(yùn)算能力強(qiáng)的優(yōu)點(diǎn)，提高了系統(tǒng)的集成度與實(shí)時性；采用System Generator開發(fā)FPGA軟件，大大降低了開發(fā)難度與開發(fā)周期；通過靈活配置FPGA軟件，可以實(shí)現(xiàn)不同體制雷達(dá)回波的模擬，具有較強(qiáng)的通用性和擴(kuò)展性。實(shí)驗結(jié)果表明，該模擬器能夠滿足雷達(dá)系統(tǒng)半實(shí)物仿真的需求，其相關(guān)技術(shù)代表了雷達(dá)回波模擬器未來發(fā)展的一個方向，并可應(yīng)用于其他類型的回波模擬中。