基于FPGA/Nios-Ⅱ的矩陣運(yùn)算硬件加速器設(shè)計

針對復(fù)雜算法中矩陣運(yùn)算量大,計算復(fù)雜,耗時多,制約算法在線計算性能的問題,從硬件實現(xiàn)角度,研究基于FPGA/Nios-Ⅱ的矩陣運(yùn)算硬件加速器設(shè)計,實現(xiàn)矩陣并行計算。首先根據(jù)矩陣運(yùn)算的算法分析,設(shè)計了矩陣并行計算的硬件實現(xiàn)結(jié)構(gòu),并在Modelsim中進(jìn)行功能模塊的仿真,然后將功能模塊集成一個自定制組件,并通過Avalon總線與NiosⅡ主處理器通信,作為硬件加速器。最后在FPGA芯片中構(gòu)建SoPC系統(tǒng),并在Altera DE3開發(fā)板中進(jìn)行矩陣實時計算測試。測試結(jié)果驗證了基于FPGA/Nios-Ⅱ矩陣運(yùn)算硬件加速器的正確性、可行性以及較高的計算性能。

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