SystemC與SystemVerilog的比較

就 SystemC 和 SystemVerilog 這兩種語言而言， SystemC 是C++在硬件支持方面的擴展，而 SystemVerilog 則繼承了 Verilog，并對 Verilog 在面向對象和驗證能力方面進行了擴展。這兩種語言均支持諸如信號、事件、接口和面向對象的概念，但每一種語言又均擁有自己明確的應用重點：

(1) SystemC 特別適合建模體系結構，開發(fā)事務處理級（TL）模型和在驗證中描述軟件的行為。對于具有很強C++實力的團隊和有基于C/C++ IP 集成要求（如處理器仿真器），以及為早期軟件開發(fā)設計的虛擬原型來說， SystemC 特別適合。

(2) SystemVerilog 是進行RTL設計的最佳語言，不僅在于其描述真實硬件和斷言的能力，還在于對工具支持方面的考慮。同時， SystemVerilog 也提供了建模抽象模型和先進的驗證平臺語言特征，例如受限制隨機激勵生成、功能覆蓋或斷言。對于那些沒有C/C++ IP 集成要求的項目來講比較合適，畢竟可以使用一種語言完成全部設計。

當然， SystemC 可以用于驗證平臺和描述RTL結構，而 SystemVerilog 也可以用于編寫高層事務處理級模型。但是，每一種語言都用于自己的重點應用時，它們可以達到最佳的效率。這點對于復雜的項目特別適用，在這種項目中，不同的任務分屬于不同的組，通常有不同的技能要求。注重實效的解決方案以及符合設計團隊的多種技術要求的方法是同時使用 SystemC 和 SystemVerilog 來開發(fā)和驗證當今設計流程需要的虛擬原型的事務處理級模型。