組合邏輯設(shè)計中的毛刺現(xiàn)象

和所有的數(shù)字電路一樣，毛刺也是FPGA電路中的棘手問題，它的出現(xiàn)會影響電路工作的穩(wěn)定性，可靠性，嚴(yán)重時會導(dǎo)致整個數(shù)字系統(tǒng)的誤動作和邏輯紊亂。

信號在FPGA器件中通過邏輯單元連線時，一定存在延時。延時的大小不僅和連線的長短和邏輯單元的數(shù)目有關(guān)，而且也和器件的制造工藝、工作電壓、溫度等有關(guān)。另外，信號的高低電平轉(zhuǎn)換也需要一定的過渡時間，由于存在這兩方面的因素，多路信號的電平值發(fā)生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化，往往會出現(xiàn)一些不正確的尖峰信號，這些尖峰信號就是“毛刺”。任何組合電路，反饋電路和計數(shù)器都可能。

潛在的毛刺信號發(fā)生器。

電路布線長短不同造成各端口輸入信號延時不一致，有競爭冒險，會產(chǎn)生毛刺。分立元件之間存在分布電容和電感可以濾掉這些毛刺，所以用分立元件設(shè)計電路時，很少考慮競爭冒險和毛刺問題，但PLD/FPGA內(nèi)部沒有分布電容和電感，不能濾掉任何毛刺（哪怕不到1ns)。

舉個簡單的例子：

設(shè)計的一個二輸入與門，output=A B;進(jìn)行布局布線后仿真（此時沒有加管腳約束文件）可看到：

output_obuf_2處有一毛刺出現(xiàn)。毛刺高電平時間維持141ps.

從output_obuf到output輸出處，雖消除了毛刺，但不能保證其它情況下都會消除，我想有可能是此處毛刺時間比較小的原因，所以才有output處輸出是正常的。

首先毛刺的出現(xiàn)是由于輸入端A由1到0和B由0到1的變化引起的。

從靜態(tài)時序文件中可以看到：A，B到達(dá)與門的時間相差141ps，這也正是上述中出現(xiàn)毛刺的原因。

下面將管腳約束文件加進(jìn)去再進(jìn)行后仿真：

可看出此時output輸出有明顯的毛刺出現(xiàn)。

時序分析報告：

對于信號A:(Trace delay of A)+AND gate internal delay=9.139ns;

對于信號B:(Trace delay of B)+AND gate internal delay=5.607ns;

即A和B到達(dá)與門的時間相差了3.532ns,下圖顯示毛刺的時間即正好相符。

毛刺并不是對所有的輸入都有危害，如觸發(fā)器的D輸入端，只要數(shù)據(jù)不出現(xiàn)在時鐘的上長升沿，并滿足數(shù)據(jù)的建立保持時間，就不會對系統(tǒng)造成危害，而當(dāng)毛刺信號成為系統(tǒng)的啟動信號，控制信號，握手信號，觸發(fā)器的清零信號，預(yù)置信號，時鐘信號，或鎖存器的輸入信號時就會產(chǎn)生邏輯錯誤。因此，判斷邏輯電路中是否存在冒險以及如何避免冒險是設(shè)計人員必須考慮的問題。