精密DAC連續(xù)更新需考慮的二階效應(yīng)

　　簡介

　　精密模數(shù)轉(zhuǎn)換器(ADC)的每秒采樣數(shù)具有明確定義且經(jīng)過測試，精密數(shù)模轉(zhuǎn)換器(DAC)則不然，其數(shù)據(jù)手冊中并未對此加以定義，因?yàn)?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/DAC">DAC的每秒采樣數(shù)取決于許多因素。

　　多數(shù)情況下，DAC數(shù)字接口支持高達(dá)50 MHz的時鐘速率，假設(shè)輸入移位寄存器為24位，則每秒可以執(zhí)行2,000,000次寫操作。然而，此數(shù)值僅表示數(shù)字接口接受新DAC碼的能力，沒有考慮數(shù)字處理延遲、時延以及模擬模塊定時。

　　如果DAC無任何內(nèi)部校準(zhǔn)程序，則延遲可以忽略，通常在數(shù)ns左右。如果DAC包含校準(zhǔn)例行程序，則延遲可能在1 μs到3 μs左右。

　　就模擬模塊而言，有兩種不同情況與新碼更新相關(guān)：

　　? 更新速度受與DAC相連的有源級的帶寬限制，有源級通常是緩沖器，可以位于內(nèi)部或外部。

　　? 更新速度不受有源級限制，但受DAC內(nèi)核限制。

　　對于第一種情況，建立時間規(guī)格可以很好地用以估計(jì)模擬模塊的能力。建立時間定義新碼與前碼的關(guān)系，通常是?到?比例，在規(guī)定容差之內(nèi)約為最終碼的1 LSB左右。

　　對于大步進(jìn)的碼躍遷，壓擺率是建立時間的主要影響因素。此外，建立時間還可能因?yàn)檩敵鲐?fù)載的虛部而增加，這與電容或電感類似，產(chǎn)生過沖或響鈴振蕩。

　　外部連接的虛阻抗值決定過沖幅度，從而影響建立時間，如圖1所示。

　　圖1.不同容性負(fù)載下VOUT與時間的關(guān)系

　　最終建立時間是延遲、壓擺率和響鈴振蕩時間共同影響的結(jié)果，如圖2所示。

　　圖2.最終建立時間

　　所需的碼步進(jìn)越小，連接的電容越低，則最終建立時間越快。

　　當(dāng)新碼接近前碼時，建立時間或緩沖器能力不是限制性的;可以把這視為微調(diào)更新。

　　這種情況下，DAC內(nèi)核的時延和動態(tài)效應(yīng)是限制輸出建立到規(guī)定容差范圍內(nèi)(即最終碼的1 LSB左右)所需時間的主要因素。

　　DAC在工作時會產(chǎn)生動態(tài)效應(yīng)，數(shù)字模塊(從外部引腳移入數(shù)據(jù)或處理命令)和模擬模塊(輸出更新為新碼)內(nèi)部產(chǎn)生的一些能量會傳輸?shù)酵獠?。具體來說，主要有如下兩種能量：數(shù)字饋通和數(shù)模轉(zhuǎn)換毛刺能量。

　　在輸出粗調(diào)情況下，其中一些能量被緩沖器的壓擺率隱藏，因?yàn)檫@是將能量注入輸出負(fù)載的主要貢獻(xiàn)因素，而在微調(diào)更新情況下，這兩種能量均可呈現(xiàn)且可以測量出來。

　　DAC內(nèi)核動態(tài)效應(yīng)

　　任何DAC操作都會產(chǎn)生內(nèi)部電流或電壓尖峰，這些尖峰必然通過電源引腳(通常是VDD或GND)耗散。由于內(nèi)部寄生效應(yīng)，DAC操作時內(nèi)部產(chǎn)生的能量無法通過這些路徑完全耗散，部分能量會傳輸?shù)捷敵鲐?fù)載，影響輸出穩(wěn)定性。

　　數(shù)字饋通是這樣一種現(xiàn)象：在數(shù)據(jù)轉(zhuǎn)換期間，外部數(shù)字引腳上的變化會干擾內(nèi)部DAC。

　　另外，外部印刷電路板(PCB)的不當(dāng)布局也可能會放大數(shù)字饋通。

　　PCB布局的最佳做法是讓PCB中的數(shù)字走線遠(yuǎn)離PCB模擬走線，或至少避免模擬走線與數(shù)字走線并行，以使外部耦合效應(yīng)最小。圖3顯示了布局不當(dāng)引起數(shù)字饋通的一個例子。

　　圖3.PCB上的容性效應(yīng)

　　數(shù)字饋通是一個典型規(guī)格，因?yàn)閭鬏數(shù)截?fù)載的能量取決于多個因素，例如數(shù)字輸入電平、壓擺率、信號發(fā)生變化的的數(shù)字走線數(shù)目(傳輸?shù)臄?shù)據(jù))。

　　該規(guī)格測量的是面積(nV-s)表征的是外部傳輸?shù)哪芰?。圖4顯示了一個與寫入輸入寄存器相關(guān)的數(shù)字饋通效應(yīng)示例。

　　圖4.數(shù)字饋通測量示例——AD5686R

　　要測量與數(shù)字饋通相關(guān)的能量，須向DAC寫入一個命令但并不更新DAC內(nèi)核輸出(例如更新控制寄存器)，以免測量其他可能提高內(nèi)部產(chǎn)生能量(即DAC內(nèi)核更新時產(chǎn)生的能量)的效應(yīng)，或測量與任何內(nèi)部校準(zhǔn)例行程序相關(guān)的額外能量。

　　執(zhí)行內(nèi)部校準(zhǔn)例行程序所產(chǎn)生的能量包括在數(shù)模轉(zhuǎn)換毛刺中。數(shù)字饋通表現(xiàn)在每次讀/寫訪問中。

　　當(dāng)DAC內(nèi)核輸出更新時，可以在DAC輸出上觀測到另一種動態(tài)現(xiàn)象以毛刺形式表現(xiàn)出來。此規(guī)格與DAC內(nèi)核中內(nèi)部開關(guān)控制線路之間的不同傳播延遲有關(guān)，稱為數(shù)模轉(zhuǎn)換毛刺脈沖或毛刺能量，因?yàn)樗窃跀?shù)字字被轉(zhuǎn)換為模擬信號(通過切換開關(guān)來選擇DAC電阻)時產(chǎn)生的。

　　數(shù)模轉(zhuǎn)換毛刺脈沖是器件固有的，但如果PCB布局不當(dāng)，它會像數(shù)字饋通一樣惡化。

　　數(shù)模轉(zhuǎn)換毛刺脈沖的典型性能也用主進(jìn)位躍遷1 LSB的凈面積(nV-s)來衡量。對于一個16位DAC，主進(jìn)位發(fā)生在DAC碼0x7FFF和0x8000相互切換之間，這通常會造成內(nèi)部絕大多數(shù)DAC開關(guān)發(fā)生切換。

　　圖5顯示了一個與寫入DAC寄存器相關(guān)的數(shù)模轉(zhuǎn)換毛刺脈沖效應(yīng)示例。若要無視數(shù)字饋通貢獻(xiàn)，可以讓DAC利用延遲硬件LDAC事件進(jìn)行更新，即在數(shù)字饋通產(chǎn)生的能量完全耗散之后進(jìn)行更新。

　　圖5.數(shù)模轉(zhuǎn)換毛刺脈沖測量示例——AD5686R

　　不同DAC碼會產(chǎn)生不同的毛刺能量，因?yàn)榇a變化涉及到不同的開關(guān)。

　　數(shù)模轉(zhuǎn)換毛刺的最差情形并不一定是主碼躍遷(中間位電平碼的1 LSB變化)。這取決于兩個因素：布局中的內(nèi)部寄生效應(yīng)和DAC(包括內(nèi)部校準(zhǔn)引擎)中的內(nèi)部寄生效應(yīng)。實(shí)際上，數(shù)字中間位電平碼并不一定是中間位電平DAC碼。然而，數(shù)字主碼躍遷被認(rèn)為是量化數(shù)模轉(zhuǎn)換毛刺能量的一個很好的基準(zhǔn)。

　　DAC內(nèi)核動態(tài)效應(yīng)的傳播

　　輸出端的壓擺率和響鈴振蕩是低頻時的事件，而數(shù)字饋通和數(shù)模轉(zhuǎn)換毛刺脈沖主要是中頻到高頻效應(yīng)。

　　產(chǎn)生數(shù)字饋通的頻率與數(shù)字傳輸有關(guān)，例如50 MHz時鐘速度或更高速度。例如，壓擺率為1 nV/s時，信號音可以高達(dá)300 MHz。圖4和圖5顯示了動態(tài)事件頻率所引起的可觀測快速瞬變。

　　在所有情況下，內(nèi)部產(chǎn)生的部分能量都可以在外部測量，如上面的圖形所示。傳輸?shù)截?fù)載的動態(tài)能量取決于與輸出引腳相連的外部電容，它會產(chǎn)生如下的電壓增量：

　　從基準(zhǔn)測量結(jié)果可以看出，電壓增量與外部連接的電容是相對獨(dú)立的，因?yàn)閭鬏數(shù)酵獠康膭討B(tài)能量通過DAC輸出引腳這一低阻抗路徑進(jìn)行耗散。

　　連續(xù)DAC操作

　　如果DAC在要求快速微調(diào)的應(yīng)用中連續(xù)更新，則傳輸?shù)截?fù)載的能量不會完全耗散，故而在輸出端會測量到額外的偏移。

　　電壓增量的值取決于兩個因素：傳輸?shù)哪芰恐岛碗娙莸姆烹姇r間，如圖6所示。

　　圖6.VOUT增量與更新速率的關(guān)系

　　假設(shè)DAC連續(xù)更新，則內(nèi)部產(chǎn)生的能量是數(shù)字饋通和模擬毛刺共同作用的結(jié)果。

　　某些情況下，當(dāng)DAC僅訪問讀/寫寄存器且不執(zhí)行DAC內(nèi)核更新操作時，電壓增量僅由數(shù)字饋通引起。

　　AD5686R 4通道16位nanoDAC+案例研究

　　為了解說這些概念，下面以AD5686R為例進(jìn)行說明。

　　連續(xù)更新AD5686R輸出會延遲寫操作的間隔時間，從1 μs到20 μs不等。

　　內(nèi)部產(chǎn)生的能量在大約1 μs內(nèi)傳輸出去，該時間是數(shù)字饋通持續(xù)時間、24位傳輸時間(36 MHz SCLK時鐘)和模擬毛刺持續(xù)時間的總和。

　　當(dāng)更新時間與能量事件相似，或比能量事件更長時，根據(jù)電容值(如圖7所示)，產(chǎn)生的電壓增量可近似計(jì)算如下：

　　干擾面積(V–s)

　　更新間隔時間(s)

　　圖7.不同負(fù)載電容下AD5686R的動態(tài)能量示例

　　1 μs更新一次時，測得的電壓增量與數(shù)字饋通能量和模擬毛刺一致，0.13 nV-s + 0.5 nV-s = 0.63 nV-s，如圖8所示。

　　圖8.產(chǎn)生的ΔVOUT與DAC訪問時間的關(guān)系

　　舉個例子，若干擾為0.63 nV-s，更新頻率為2 μs，則產(chǎn)生的電壓增量為：

　　圖9顯示了基準(zhǔn)測量結(jié)果與等式1之間的一致性。

　　圖9.實(shí)測ΔVOUT結(jié)果與利用等式1得到的估計(jì)值的比較——AD5686R

　　并非所有碼都產(chǎn)生相同的凈面積，ΔVOUT會略有差異。圖10顯示了中間電平附近代碼的結(jié)果示例。產(chǎn)生較高動態(tài)能量的代碼也會表現(xiàn)出較高的ΔVOUT。平均能量與AD5686R數(shù)據(jù)手冊規(guī)格相當(dāng)(約0.6 nV-s)。

　　圖10.動態(tài)能量和ΔVOUT與DAC碼的關(guān)系示例——AD5686R

　　要以高分辨率測量動態(tài)能量，輸出信號必須交流耦合。這樣，當(dāng)試圖以快速訪問時間測量動態(tài)能量時，部分直流分量可能會丟失。因此，當(dāng)DAC訪問時間過快導(dǎo)致此多余能量無足夠時間耗散時，ΔVOUT(直流值)是量化此能量的更好方法。

　　如前所述，測得的凈面積與外部連接的電容無關(guān)，如圖7所示。

　　表1顯示，給定訪問時間時，在不同負(fù)載電容下測得的ΔVOUT略有差異。

　　表1.不同DAC訪問時間和負(fù)載電容對應(yīng)的ΔVOUT值示例——AD5686R1

　　1輸出負(fù)載 = 2 kΩ，SCLK = 36 MHz。每個器件測量一個通道。

　　表2顯示了AD5686R在不同DAC訪問時間下測得的ΔVOUT：既有不同訪問時間下數(shù)字饋通和數(shù)模轉(zhuǎn)換毛刺脈沖兩個因素引起的典型ΔVOUT結(jié)果(這種情況下更新DAC輸出)，也有僅數(shù)字饋通引起的結(jié)果(這種情況下DAC碼寫入輸入寄存器，但輸出不更新)。

　　表2.AD5686R1典型值

　　1輸出負(fù)載 = 2 kΩ || 200 pF，SCLK = 36 MHz。

　　結(jié)語

　　由于動態(tài)現(xiàn)象的本質(zhì)及其效應(yīng)與寄生參量和耦合電路緊密相關(guān)，它們在不同DAC上會有不同的表現(xiàn)。動態(tài)效應(yīng)的變化取決于具體應(yīng)用、電路配置和工作條件。

　　對于DAC輸出的粗調(diào)更新，建立時間和時延是DAC更新速率的限制因素。當(dāng)僅涉及DAC輸出的微調(diào)時，或?qū)懭肫骷桓螺敵鰰r，DAC內(nèi)核動態(tài)效應(yīng)產(chǎn)生的額外能量可能會引起一些額外偏移。

　　如果直流性能在應(yīng)用中非常重要，請勿以最快速度(由數(shù)字接口決定)操作DAC。當(dāng)應(yīng)用明確要求較快更新速率時，必須評估能量面積以了解其對系統(tǒng)性能的潛在影響。要恰當(dāng)?shù)亓炕擞绊懀罴炎龇ㄊ菍?shí)際測量。當(dāng)系統(tǒng)中存在多余直流電壓(ΔVOUT)時，建議在不同訪問時間下測量該值，以便消除復(fù)雜且相對不可靠的交流測量需求。

　　一般而言，當(dāng)使用DAC時，應(yīng)仔細(xì)評估動態(tài)性能(建立時間、數(shù)字饋通和數(shù)模轉(zhuǎn)換毛刺)及系統(tǒng)配置，以確立一個可靠的訪問時間(更新速率)。