為什么大量的人會覺得FPGA難學(xué)？這些道理你都知道嗎？

      問：本人零基礎(chǔ)，想學(xué)FPGA，求有經(jīng)驗的人說說，我應(yīng)該從哪入手，應(yīng)該看什么教程，應(yīng)該用什么學(xué)習(xí)板和開發(fā)板，看什么書等，希望有經(jīng)驗的好心人能夠給我一些引導(dǎo)。

　　如果想速成，那就上網(wǎng)看視頻吧，這樣主要是面對應(yīng)用的，一個小時內(nèi)讓你的板子運(yùn)行起來。早期起來的快，活學(xué)活用，就是后期沒有系統(tǒng)理論支持，會有些吃力，特別是大項目，那完全是個悲劇。國內(nèi)做的可以的，我知道的就是周立功了，艾米電子也可以吧。這兩家都有學(xué)習(xí)板，不過后者的教程抄襲的前者的。前者功底深厚些，資金不緊張就買前者吧。速成的話，數(shù)電書一定一定必備，邊看邊學(xué)比較好。其余的書可以適量買點(diǎn)。

　　其實只要有興趣，慢慢學(xué)，入門也不難，板子就去網(wǎng)購吧，我去華強(qiáng)北逛了好多次了，都沒什么好板子。網(wǎng)購大把的!

　　總結(jié)幾點(diǎn)

　　1、看代碼，建模型

　　只有在腦海中建立了一個個邏輯模型，理解FPGA內(nèi)部邏輯結(jié)構(gòu)實現(xiàn)的基礎(chǔ)，才能明白為什么寫Verilog和寫C整體思路是不一樣的，才能理解順序執(zhí)行語言和并行執(zhí)行語言的設(shè)計方法上的差異。在看到一段簡單程序的時候應(yīng)該想到是什么樣的功能電路。

　　2、用數(shù)學(xué)思維來簡化設(shè)計邏輯

　　學(xué)習(xí)FPGA不僅邏輯思維很重要，好的數(shù)學(xué)思維也能讓你的設(shè)計化繁為簡，所以啊，那些看見高數(shù)就頭疼的童鞋需要重視一下這門課哦。舉個簡單的例子，比如有兩個32bit的數(shù)據(jù)X[31:0]與Y[31:0]相乘。當(dāng)然，無論Altera還是Xilinx都有現(xiàn)成的乘法器IP核可以調(diào)用，這也是最簡單的方法，但是兩個32bit的乘法器將耗費(fèi)大量的資源。那么有沒有節(jié)省資源，又不太復(fù)雜的方式來實現(xiàn)呢?我們可以稍做修改：

　　將X[31:0]拆成兩部分X1[15:0]和X2[15:0]，令X1[15:0]=X[31:16]，X2[15:0]=X[15:0]，則X1左移16位后與X2相加可以得到X;同樣將Y[31:0]拆成兩部分Y1[15:0]和Y2[15:0]，令 Y1[15:0]=Y[31:16]，Y2[15:0]=Y[15:0]，則Y1左移16位后與Y2相加可以得到Y(jié);則X與Y的相乘可以轉(zhuǎn)化為X1和X2 分別與Y1和Y2相乘，這樣一個32bit*32bit的乘法運(yùn)算轉(zhuǎn)換成了四個16bit*16bit的乘法運(yùn)算和三個32bit的加法運(yùn)算。轉(zhuǎn)換后的占用資源將會減少很多，有興趣的童鞋，不妨綜合一下看看，看看兩者差多少。

　　3、時鐘與觸發(fā)器的關(guān)系

　　“時鐘是時序電路的控制者”這句話太經(jīng)典了，可以說是FPGA設(shè)計的圣言。FPGA的設(shè)計主要是以時序電路為主，因為組合邏輯電路再怎么復(fù)雜也變不出太多花樣，理解起來也不沒太多困難。但是時序電路就不同了，它的所有動作都是在時鐘一拍一拍的節(jié)奏下轉(zhuǎn)變觸發(fā)，可以說時鐘就是整個電路的控制者，控制不好，電路功能就會混亂。

　　打個比方，時鐘就相當(dāng)于人體的心臟，它每一次的跳動就是觸發(fā)一個 CLK，向身體的各個器官供血，維持著機(jī)體的正常運(yùn)作，每一個器官體統(tǒng)正常工作少不了組織細(xì)胞的構(gòu)成，那么觸發(fā)器就可以比作基本單元組織細(xì)胞。時序邏輯電路的時鐘是控制時序邏輯電路狀態(tài)轉(zhuǎn)換的“發(fā)動機(jī)”，沒有它時序邏輯電路就不能正常工作，因為時序邏輯電路主要是利用觸發(fā)器存儲電路的狀態(tài)，而觸發(fā)器狀態(tài)變換需要時鐘的上升或下降沿!由此可見時鐘在時序電路中的核心作用!

　　最后簡單說一下體會吧，歸結(jié)起來就是多實踐、多思考、多問。實踐出真知，看100遍別人的方案不如自己去實踐一下。實踐的動力一方面來自興趣，一方面來自壓力，我個人覺得后者更重要。有需求會容易形成壓力，也就是說最好能在實際的項目開發(fā)中鍛煉，而不是為了學(xué)習(xí)而學(xué)習(xí)。在實踐的過程中要多思考，多想想問題出現(xiàn)的原因，問題解決后要多問幾個為什么，這也是經(jīng)驗積累的過程，如果有寫項目日志的習(xí)慣更好，把問題及原因、解決的辦法都寫進(jìn)去。最后還要多問，遇到問題思索后還得不到解決就要問了，畢竟個人的力量是有限的，問同學(xué)同事、問搜索引擎、問網(wǎng)友都可以，一篇文章、朋友們的點(diǎn)撥都可能幫助自己快速解決問題。

　　為什么大量的人會覺得FPGA難學(xué)?

　　1、不熟悉FPGA的內(nèi)部結(jié)構(gòu)，不了解可編程邏輯器件的基本原理

　　FPGA為什么是可以編程的?恐怕很多菜鳥不知道，他們也不想知道。因為他們覺得這是無關(guān)緊要的。他們潛意識的認(rèn)為可編程嘛，肯定就是像寫軟件一樣啦。軟件編程的思想根深蒂固，看到Verilog或者VHDL就像看到C語言或者其它軟件編程語言一樣。一條條的讀，一條條的分析。如果這些菜鳥們始終拒絕去了解為什么FPGA是可以編程的，不去了解FPGA的內(nèi)部結(jié)構(gòu)，要想學(xué)會FPGA 恐怕是天方夜譚。雖然現(xiàn)在EDA軟件已經(jīng)非常先進(jìn)，像寫軟件那樣照貓畫虎也能綜合出點(diǎn)東西，但也許只有天知道EDA軟件最后綜合出來的到底是什么。也許點(diǎn)個燈，跑個馬還行。這樣就是為什么很多菜鳥學(xué)了N久以后依然是一個菜鳥的原因。那么FPGA為什么是可以“編程”的呢?首先來了解一下什么叫“程”。啟示 “程”只不過是一堆具有一定含義的01編碼而已。

　　編程，其實就是編寫這些01編碼。只不過我們現(xiàn)在有了很多開發(fā)工具運(yùn)算或者是其它操作。所以軟件是一條一條的，通常都不是直接編寫這些01編碼，而是以高級語言的形式來編寫，最后由開發(fā)工具轉(zhuǎn)換為這種01編碼而已。對于軟件編程而言，處理器會有一個專門的譯碼電路逐條把這些01編碼翻譯為各種控制信號，然后控制其內(nèi)部的電路完成一個個的讀，因為軟件的操作是一步一步完成的。而FPGA的可編程，本質(zhì)也是依靠這些01編碼實現(xiàn)其功能的改變，但不同的是FPGA之所以可以完成不同的功能，不是依靠像軟件那樣將01編碼翻譯出來再去控制一個運(yùn)算電路，F(xiàn)PGA里面沒有這些東西。

　　FPGA內(nèi)部主要三塊：可編程的邏輯單元、可編程的連線和可編程的IO模塊?？删幊痰倪壿媶卧鞘裁?其基本結(jié)構(gòu)某種存儲器(SRAM、 FLASH等)制成的4輸入或6輸入1輸出地“真值表”加上一個D觸發(fā)器構(gòu)成。任何一個4輸入1輸出組合邏輯電路，都有一張對應(yīng)的“真值表”，同樣的如果用這么一個存儲器制成的4輸入1輸出地“真值表”，只需要修改其“真值表”內(nèi)部值就可以等效出任意4輸入1輸出的組合邏輯。這些“真值表”內(nèi)部值是什么?就是那些01編碼而已。如果要實現(xiàn)時序邏輯電路怎么辦?這不又D觸發(fā)器嘛，任何的時序邏輯都可以轉(zhuǎn)換為組合邏輯+D觸發(fā)器來完成。但這畢竟只實現(xiàn)了4輸入1輸出的邏輯電路而已，通常邏輯電路的規(guī)模那是相當(dāng)?shù)拇笈丁?/p>

　　那怎么辦呢?這個時候就需要用到可編程連線了。在這些連線上有很多用存儲器控制的鏈接點(diǎn)，通過改寫對應(yīng)存儲器的值就可以確定哪些線是連上的而哪些線是斷開的。這就可以把很多可編程邏輯單元組合起來形成大型的邏輯電路。最后就是可編程的IO，這其實是FPGA作為芯片級使用必須要注意的。

　　任何芯片都必然有輸入引腳和輸出引腳。有可編程的IO可以任意的定義某個非專用引腳(FPGA中有專門的非用戶可使用的測試、下載用引腳)為輸入還是輸出，還可以對IO的電平標(biāo)準(zhǔn)進(jìn)行設(shè)置?？倸w一句話，F(xiàn)PGA之所以可編程是因為可以通過特殊的01代碼制作成一張張 “真值表”，并將這些“真值表”組合起來以實現(xiàn)大規(guī)模的邏輯功能。

　　不了解FPGA內(nèi)部結(jié)構(gòu)，就不能明白最終代碼如何變到FPGA里面去的。也就無法深入的了解如何能夠充分運(yùn)用FPGA?，F(xiàn)在的FPGA，不單單是有前面講的那三塊，還有很多專用的硬件功能單元，如何利用好這些單元實現(xiàn)復(fù)雜的邏輯電路設(shè)計，是從菜鳥邁向高手的路上必須要克服的障礙。而這一切，還是必須先從了解FPGA內(nèi)部邏輯及其工作原理做起。

　　2、錯誤理解HDL語言，怎么看都看不出硬件結(jié)構(gòu)

　　HDL語言的英語全稱是：Hardware Deion Language，注意這個單詞Deion，而不是Design。老外為什么要用Deion這個詞而不是Design呢?因為HDL確實不是用用來設(shè)計硬件的，而僅僅是用來描述硬件的。描述這個詞精確地反映了HDL語言的本質(zhì)，HDL語言不過是已知硬件電路的文本表現(xiàn)形式而已，只是將以后的電路用文本的形式描述出來而已。而在編寫語言之前，硬件電路應(yīng)該已經(jīng)被設(shè)計出來了。語言只不過是將這種設(shè)計轉(zhuǎn)化為文字表達(dá)形式而已。但是很多人就不理解了，既然硬件都已經(jīng)被設(shè)計出來了，直接拿去制作部就完了，為什么還要轉(zhuǎn)化為文字表達(dá)形式再通過EDA工具這些麻煩的流程呢?其實這就是很多菜鳥沒有了解設(shè)計的抽象層次的問題，任何設(shè)計包括什么服裝、機(jī)械、廣告設(shè)計都有一個抽象層次的問題。就拿廣告設(shè)計來說吧，最初的設(shè)計也許就是一個概念，設(shè)計出這個概念也是就是一個點(diǎn)子而已，離最終拍成廣告還差得很遠(yuǎn)。

　　硬件設(shè)計也是有不同的抽象層次，每一個層次都需要設(shè)計。最高的抽象層次為算法級、然后依次是體系結(jié)構(gòu)級、寄存器傳輸級、門級、物理版圖級。使用HDL的好處在于我們已經(jīng)設(shè)計好了一個寄存器傳輸級的電路，那么用HDL描述以后轉(zhuǎn)化為文本的形式，剩下的向更低層次的轉(zhuǎn)換就可以讓EDA工具去做了，這就大大的降低了工作量。這就是可綜合的概念，也就是說在對這一抽象層次上硬件單元進(jìn)行描述可以被EDA工具理解并轉(zhuǎn)化為底層的門級電路或其他結(jié)構(gòu)的電路。

　　在FPGA設(shè)計中，就是在將這以抽象層級的意見描述成HDL語言，就可以通過FPGA開發(fā)軟件轉(zhuǎn)化為問題1中所述的FPGA內(nèi)部邏輯功能實現(xiàn)形式。HDL也可以描述更高的抽象層級如算法級或者是體系結(jié)構(gòu)級，但目前受限于EDA軟件的發(fā)展，EDA軟件還無法理解這么高的抽象層次，所以 HDL描述這樣抽象層級是無法被轉(zhuǎn)化為較低的抽象層級的，這也就是所謂的不可綜合。所以在閱讀或編寫HDL語言，尤其是可綜合的HDL，不應(yīng)該看到的是語言本身，而是要看到語言背后所對應(yīng)的硬件電路結(jié)構(gòu)。如果看到的HDL始終是一條條的代碼，那么這種人永遠(yuǎn)擺脫不了菜鳥的宿命。假如哪一天看到的代碼不再是一行行的代碼而是一塊一塊的硬件模塊，那么恭喜脫離了菜鳥的級別，進(jìn)入不那么菜的鳥級別。

　　3、FPGA本身不算什么，一切皆在FPGA之外，這一點(diǎn)恐怕也是很多學(xué)FPGA的菜鳥最難理解的地方

　　FPGA是給誰用的?很多學(xué)校解釋為給學(xué)微電子專業(yè)或者集成電路設(shè)計專業(yè)的學(xué)生用的，其實這不過是很多學(xué)校受資金限制，買不起專業(yè)的集成電路設(shè)計工具而用FPGA工具替代而已。其實FPGA是給設(shè)計電子系統(tǒng)的工程師使用的。這些工程師通常是使用已有的芯片搭配在一起完成一個電子設(shè)備，如基站、機(jī)頂盒、視頻監(jiān)控設(shè)備等。當(dāng)現(xiàn)有芯片無法滿足系統(tǒng)的需求時，就需要用FPGA來快速的定義一個能用的芯片。

　　前面說了，F(xiàn)PGA里面無法就是一些“真值表”、觸發(fā)器、各種連線以及一些硬件資源，電子系統(tǒng)工程師使用FPGA進(jìn)行設(shè)計時無非就是考慮如何將這些以后資源組合起來實現(xiàn)一定的邏輯功能而已，而不必像IC設(shè)計工程師那樣一直要關(guān)注到最后芯片是不是能夠被制造出來。本質(zhì)上和利用現(xiàn)有芯片組合成不同的電子系統(tǒng)沒有區(qū)別，只是需要關(guān)注更底層的資源而已。要想把FPGA用起來還是簡單的，因為無非就是那些資源，在理解了前面兩點(diǎn)再搞個實驗板，跑跑實驗，做點(diǎn)簡單的東西是可以的。而真正要把FPGA用好，那光懂點(diǎn)FPGA知識就遠(yuǎn)遠(yuǎn)不夠了。因為最終要讓FPGA里面的資源如何組合，實現(xiàn)何種功能才能滿足系統(tǒng)的需要，那就需要懂得更多更廣泛的知識。