常用FPGA/CPLD四種設計技巧

下面簡單介紹幾種不同情況下數(shù)據(jù)接口的同步方法：

1. 輸入、輸出的延時(芯片間、PCB布線、一些驅動接口元件的延時等)不可測，或者有可能變動的條件下，如何完成數(shù)據(jù)同步？

對于數(shù)據(jù)的延遲不可測或變動，就需要建立同步機制，可以用一個同步使能或同步指示信號。另外，使數(shù)據(jù)通過RAM或者FIFO的存取，也可以達到數(shù)據(jù)同步目的。

把數(shù)據(jù)存放在RAM或FIFO的方法如下：將上級芯片提供的數(shù)據(jù)隨路時鐘作為寫信號，將數(shù)據(jù)寫入RAM或者FIFO，然后使用本級的采樣時鐘(一般是數(shù)據(jù)處理的主時鐘)將數(shù)據(jù)讀出來即可。這種做法的關鍵是數(shù)據(jù)寫入RAM或者FIFO要可靠，如果使用同步RAM或者FIFO，就要求應該有一個與數(shù)據(jù)相對延遲關系固定的隨路指示信號，這個信號可以是數(shù)據(jù)的有效指示，也可以是上級模塊將數(shù)據(jù)打出來的時鐘。對于慢速數(shù)據(jù)，也可以采樣異步RAM或者FIFO，但是不推薦這種做法。

數(shù)據(jù)是有固定格式安排的，很多重要信息在數(shù)據(jù)的起始位置，這種情況在通信系統(tǒng)中非常普遍。通訊系統(tǒng)中，很多數(shù)據(jù)是按照“幀”組織的。而由于整個系統(tǒng)對時鐘要求很高，常常專門設計一塊時鐘板完成高精度時鐘的產生與驅動。而數(shù)據(jù)又是有起始位置的，如何完成數(shù)據(jù)的同步，并發(fā)現(xiàn)數(shù)據(jù)的“頭”呢？

數(shù)據(jù)的同步方法完全可以采用上面的方法，采用同步指示信號，或者使用RAM、FIFO緩存一下。
串并轉換的實現(xiàn)方法多種多樣，根據(jù)數(shù)據(jù)的排序和數(shù)量的要求，可以選用寄存器、RAM等實現(xiàn)。前面在乒乓操作的圖例中，就是通過DPRAM實現(xiàn)了數(shù)據(jù)流的串并轉換，而且由于使用了DPRAM，數(shù)據(jù)的緩沖區(qū)可以開得很大，對于數(shù)量比較小的設計可以采用寄存器完成串并轉換。如無特殊需求，應該用同步時序設計完成串并之間的轉換。比如數(shù)據(jù)從串行到并行，數(shù)據(jù)排列順序是高位在前，可以用下面的編碼實現(xiàn)：

prl_temp={prl_temp,srl_in};

其中，prl_temp是并行輸出緩存寄存器，srl_in是串行數(shù)據(jù)輸入。

對于排列順序有規(guī)定的串并轉換，可以用case語句判斷實現(xiàn)。對于復雜的串并轉換，還可以用狀態(tài)機實現(xiàn)。串并轉換的方法比較簡單，在此不必贅述。

流水線操作設計思想

首先需要聲明的是，這里所講述的流水線是指一種處理流程和順序操作的設計思想，并非FPGA、ASIC設計中優(yōu)化時序所用的“Pipelining”。

流水線處理是高速設計中的一個常用設計手段。如果某個設計的處理流程分為若干步驟，而且整個數(shù)據(jù)處理是“單流向”的，即沒有反饋或者迭代運算，前一個步驟的輸出是下一個步驟的輸入，則可以考慮采用流水線設計方法來提高系統(tǒng)的工作頻率。

流水線設計的結構示意圖如圖3所示。其基本結構為：將適當劃分的n個操作步驟單流向串聯(lián)起來。流水線操作的最大特點和要求是，數(shù)據(jù)流在各個步驟的處理從時間上看是連續(xù)的，如果將每個操作步驟簡化假設為通過一個D觸發(fā)器(就是用寄存器打一個節(jié)拍)，那么流水線操作就類似一個移位寄存器組，數(shù)據(jù)流依次流經D觸發(fā)器，完成每個步驟的操作。流水線設計時序如圖4所示。

流水線設計的一個關鍵在于整個設計時序的合理安排，要求每個操作步驟的劃分合理。如果前級操作時間恰好等于后級的操作時間，設計最為簡單，前級的輸出直接匯入后級的輸入即可；如果前級操作時間大于后級的操作時間，則需要對前級的輸出數(shù)據(jù)適當緩存才能匯入到后級輸入端；如果前級操作時間恰好小于后級的操作時間，則必須通過復制邏輯，將數(shù)據(jù)流分流，或者在前級對數(shù)據(jù)采用存儲、后處理方式，否則會造成后級數(shù)據(jù)溢出。

在WCDMA設計中經常使用到流水線處理的方法，如RAKE接收機、搜索器、前導捕獲等。流水線處理方式之所以頻率較高，是因為復制了處理模塊，它是面積換取速度思想的又一種具體體現(xiàn)。