ADC前端設(shè)計(jì)科普貼——ADC采樣前端模型初探

前言

ADC在實(shí)際應(yīng)用中，經(jīng)常會(huì)出現(xiàn)無法達(dá)到標(biāo)稱精度的情況，而且還會(huì)出現(xiàn)波形嚴(yán)重失真的問題，這一現(xiàn)象長(zhǎng)期困擾著我們的硬件工程師，那么，在實(shí)際的ADC應(yīng)用中，為何會(huì)出現(xiàn)這種情況呢？

筆者在這里通過一個(gè)實(shí)例和大家一起共同來探討 ADC在應(yīng)用中可能會(huì)碰到的問題。

案例分享

日前，有客戶公司在用某ADC做AD轉(zhuǎn)換的時(shí)候，碰到這樣一個(gè)問題，客戶傳感器型號(hào)PT100，在采集信號(hào)時(shí)，輸入采樣端的波形如下：

我們首先假定這是一個(gè)直流前端，拋開交流耦合等因素，單從這個(gè)采樣波形來看，采樣端明顯是工作異常的。那么，為何會(huì)出現(xiàn)這種情況呢？

ADC模型初探

我們先來大致解剖一下 ADC電路參考模型及其驅(qū)動(dòng)電路，通過這個(gè)模型來跟大家共同來探討一番，為了便于做定量分析，我們?cè)谖闹胁迦胍恍┕?，供大家參考?/p>

為了更加直觀，我們刪繁就簡(jiǎn)，重新整理這個(gè)電路，單看輸入、采樣端的電路模型，大致如下：

為了簡(jiǎn)化設(shè)計(jì)，我們假設(shè)輸入電壓近似于一個(gè)直流電源，拋開耦合因素，輸入內(nèi)阻遠(yuǎn)大于采樣電阻，Rin>>Rsh，輸入電容和采樣電容之間的關(guān)系用a來表示：

初始狀態(tài)，相對(duì)來說Vin向Cin充電相對(duì)較小，主要看Cin向Csh充電過程，我們構(gòu)建電路模型如下圖所示：

根據(jù)以上模型，可以大致推導(dǎo)出第1階段輸入電壓和采樣電壓對(duì)應(yīng)方程，以及采樣電容充電時(shí)間關(guān)系。

當(dāng)Csh電壓迅速上升到與Cin相當(dāng)之后，我們忽略Rsh對(duì)電路的影響，我們重新構(gòu)建第2階段電路模型如下。

此時(shí)，等效電容為輸入電容和采樣電容并聯(lián)，根據(jù)以上模型，可以大致推導(dǎo)出輸入電壓和采樣電壓對(duì)應(yīng)方程如下：

此時(shí)，根據(jù)等效模型，我們可以推導(dǎo)出正常狀態(tài)下：

由此，我們可以畫出采樣端波形大致如下：

根據(jù)ADC內(nèi)部結(jié)構(gòu)和，我們可以很輕松的推導(dǎo)出，第二階段的時(shí)間遠(yuǎn)遠(yuǎn)大于第一階段的時(shí)間，同時(shí)，我們也可以推導(dǎo)出，采樣時(shí)間和輸入電阻必須滿足：

按照正常采樣，第二階段采樣時(shí)間必須要滿足輸入電阻、輸入電容和采樣電容并聯(lián)的乘積關(guān)系。如果采樣不足，又會(huì)出現(xiàn)怎樣的情況呢？在采樣開關(guān)斷開之后，采樣保持階段，由于Cx變小，輸入電容充電速度明顯加快，此時(shí)，Csh電壓幾乎不變，大致波形應(yīng)如下（具體推導(dǎo)公式不再列出）：

結(jié)合該客戶反饋的測(cè)試結(jié)果，我們大致判斷出，客戶這個(gè)問題是由于在未達(dá)到采樣條件時(shí)就開始進(jìn)行ADC采樣并轉(zhuǎn)換引起。

解決方案

結(jié)合上述電路模型及其推導(dǎo)公式，我們?cè)撊绾谓鉀Q此類問題呢？我們給出三種建議：

A.延遲采樣時(shí)間；

B.加大輸入電容；

C.增加驅(qū)動(dòng)電路，重構(gòu)輸入阻抗。

實(shí)施細(xì)節(jié)

一、延遲采樣，增加采樣周期

這一點(diǎn)不難理解，只要采樣速率沒有要求，理論上來說，增加采樣周期，完成ADC轉(zhuǎn)換完全沒問題，本文不做重點(diǎn)講解。

二、加大輸入電容

我們?cè)诤芏郃DC采樣場(chǎng)合都看到ADC輸入前端有一個(gè)電容，如果我們?cè)O(shè)定Rin非常小，忽略不計(jì)，那么這個(gè)電容有何作用呢？本文中，我們有一個(gè)推導(dǎo)公式：

由于在每個(gè)采樣周期內(nèi)，輸入電容和采樣電容的電壓值都會(huì)相對(duì)固定，如果我們通過調(diào)整輸入輸入電容和采樣電容的比值來調(diào)整第一階段的快速充電時(shí)間，這似乎不失為一個(gè)好辦法。

但是，當(dāng)輸入電源發(fā)生變化的時(shí)候，由于采樣電容吸收能力有限，采樣端輸入電容泄放又會(huì)遇到新的難題。同時(shí)，對(duì)于高頻信號(hào)來說，電容越大，等效阻抗會(huì)更小。

所以，在采樣端引入輸入電容的時(shí)候，我們需要非常謹(jǐn)慎，這個(gè)電容大多數(shù)是用來做高頻分量濾波用的。

三、增加驅(qū)動(dòng)能力，重構(gòu)輸入阻抗

我們?cè)倩氐降?階段采樣時(shí)間這個(gè)公式：

如果我們能夠降低輸入阻抗，就會(huì)大大縮短采樣時(shí)間，目前增加驅(qū)動(dòng)有兩種主流方法：

第一種是用變壓器來做驅(qū)動(dòng)電路，這個(gè)方法有一個(gè)弱點(diǎn)，只能針對(duì)交流信號(hào)，對(duì)工作頻率有要求，需要做匹配設(shè)計(jì)。

另一種方法是用運(yùn)放做跟隨器，這樣可以大大降低信號(hào)端的內(nèi)阻，大多數(shù)模擬前端都采用這種方法來做前端設(shè)計(jì)。

經(jīng)過和客戶確認(rèn)，客戶后來采用運(yùn)放做跟隨驅(qū)動(dòng)的方法，重新測(cè)試一版，測(cè)試采樣端波形如下圖，從硬件電路來看，應(yīng)該找到問題所在，目前還在驗(yàn)證中。

Microchip ADC介紹

針對(duì)傳感器市場(chǎng)，Microchip推出多種Delta-Sigma ADC，可以滿足多種不同應(yīng)用需求，特別是這么缺貨的年代，

MCP356X簡(jiǎn)介：

24 bits Delta-Sigma ADC

153.6 kSPS @ 16 bits,19.2 kSPS @ 24 bits

OSR Rang:32-98034

VREF  External VREF rang:0.1V-AVDD

Clock Internal or External

RMS Effective Resolution: Up to 23.3 bits

Power Consumption:0.8-2 Ma

Package:UQFN-20

同時(shí)，Microchip也有多種運(yùn)算放大器可以用來做前端設(shè)計(jì)，供大家選擇。