模擬集成電路設(shè)計(jì)中的MOSFET非理想性

MOS晶體管表現(xiàn)出理想模型所沒(méi)有的各種二階效應(yīng)。為了設(shè)計(jì)在現(xiàn)實(shí)世界中工作的模擬集成電路，我們需要了解這些非理想因素。

在上一篇文章中，我們介紹了基本的MOSFET結(jié)構(gòu)和工作區(qū)域。我們討論的模型描繪了一個(gè)理想的MOSFET，并且由于其較長(zhǎng)的溝道尺寸，對(duì)于早期的MOSFET來(lái)說(shuō)是相當(dāng)準(zhǔn)確的。然而，隨后的研究和晶體管的持續(xù)小型化都揭示了晶體管行為中的一系列非理想性。本文將介紹這些非理想性的基礎(chǔ)知識(shí)以及它們?nèi)绾斡绊懩M集成電路中的晶體管性能。

寄生電容

由于MOSFET的物理實(shí)現(xiàn)，在端子結(jié)之間形成了以下寄生電容：

CGS：柵源電容。

CGD：柵極到漏極電容。

CGB：柵極到本體電容。

CSB：源極到體電容。

CDB：漏極到體電容。

在設(shè)計(jì)包含MOSFET的模擬IC時(shí)，這些電容在電路帶寬中起著重要作用。圖1顯示了它們的位置。

帶有寄生電容的NMOS晶體管結(jié)構(gòu)。

圖1.具有寄生電容的MOSFET結(jié)構(gòu)。

電容值會(huì)隨著工作區(qū)域的變化而變化，我們將在接下來(lái)的部分中討論。

柵源和柵漏電容

雖然圖1中沒(méi)有顯示，但在晶體管制造過(guò)程中，源極和漏極在柵極下方略微延伸。在柵極與源極或漏極重疊的區(qū)域，柵極氧化物（SiO2）作為它們之間的電介質(zhì)形成電容器。這種重疊的長(zhǎng)度稱(chēng)為L(zhǎng)diff。

由氧化物電容（Cox）形成的柵極到源極（或漏極）電容的值可以計(jì)算為：

方程式1

其中：

C'ox等于 ?ox/tox

εox是二氧化硅的介電常數(shù)

tox是柵極氧化層的厚度（圖1所示的高度）。

這個(gè)簡(jiǎn)單的柵源（或漏極）電容方程僅在源極和漏極彼此分開(kāi)時(shí)有效，當(dāng)晶體管處于截止或飽和狀態(tài)時(shí)（由于溝道夾斷），這是正確的。在線性區(qū)域，源極和漏極溝道被電阻溝道有效地“短路”，所以我們只需要關(guān)注柵極和溝道之間的氧化物電容。

由于器件是對(duì)稱(chēng)的，在線性區(qū)域，我們可以假設(shè)源極和漏極各占氧化物電容值的一半。柵極到源極和柵極到漏極的值可以計(jì)算為：

方程式2

柵極-本體電容

CGD的值實(shí)際上由兩個(gè)單獨(dú)電容器的并聯(lián)組合組成：

氧化物電容器，位于柵極和襯底之間。

耗盡電容器，形成于耗盡層（溝道和襯底之間的區(qū)域）和襯底之間。

氧化物電容值可以使用以下方程式計(jì)算：

方程式3

和耗盡電容，使用這個(gè)：

方程式4

其中CGBO是柵極-體塊重疊電容項(xiàng)，取決于晶體管的物理特性。

氧化物電容和耗盡電容彼此并聯(lián)——當(dāng)兩者都存在時(shí)，它們會(huì)加在一起。在截止區(qū)，由于柵極和本體之間沒(méi)有溝道，CGB的值是方程3和4的總和。一旦出現(xiàn)溝道，Cox就會(huì)與本體斷開(kāi)連接，正如我們之前討論的柵極到源極/漏極電容。因此，CGD的值等于Cdep，并且可以使用方程4來(lái)計(jì)算。

源極至本體和漏極至本體的電容

推導(dǎo)CSB和CDB的值涉及大量的器件物理學(xué)。這些值由結(jié)電容（CJ）決定。CJ的值由耗盡區(qū)寬度決定，而耗盡區(qū)寬度又基于MOSFET內(nèi)的摻雜濃度。

我們需要從這一點(diǎn)中得出結(jié)論，即CSB和CDB在源極或漏極與主體之間的交界處保持不變，因?yàn)楣ぷ鲄^(qū)域之間的端子尺寸不會(huì)發(fā)生變化。

電容值總結(jié)

表1總結(jié)了MOSFET的寄生電容值（按操作區(qū)域）。

表1.寄生電容值。

身體效應(yīng)

我們之前討論過(guò)晶體管的體端和源端通常如何連接到相同的電勢(shì)，但沒(méi)有解釋為什么是這樣。為了理解原因，讓我們更深入地研究物理晶體管，當(dāng)VGS的值從0增加到大于閾值電壓（Vth）時(shí)。

當(dāng)VGS從零緩慢增加時(shí)，硅中的正空穴被推離柵極，留下帶負(fù)電的離子。這產(chǎn)生了一個(gè)耗盡層——一個(gè)沒(méi)有載流子的區(qū)域。隨著VGS繼續(xù)增加，柵極電荷開(kāi)始慢慢超過(guò)耗盡層，因此在源極和漏極之間可以形成一個(gè)電子通道。

假設(shè)體電壓變得比源極更負(fù)（VSB>0）?，F(xiàn)在更多的空穴被吸引到體端子，導(dǎo)致在溝道附近形成更大的耗盡區(qū)。這意味著閾值電壓的增加，因?yàn)楝F(xiàn)在需要更大的柵極電壓來(lái)克服耗盡區(qū)的電荷并形成溝道。當(dāng)VSB<0時(shí)，情況正好相反：在溝道附近形成較小的耗盡區(qū)，Vth相應(yīng)地降低。

體效應(yīng)如圖2所示。

MOSFET中體效應(yīng)的一個(gè)例子。

圖2:ID與VGS在不同VSB下的對(duì)比（淺藍(lán)色：VSB=0V；綠色：VSB=-0.5V；紅色：VSB=0.5V）。

相對(duì)于體效應(yīng)的閾值電壓可以計(jì)算為：

方程式5

其中：

Vth0是標(biāo)稱(chēng)閾值電壓

ΦF是硅的費(fèi)米勢(shì)。

體效應(yīng)對(duì)模擬設(shè)計(jì)有很大影響——堆疊晶體管是非常流行的，這會(huì)導(dǎo)致體效應(yīng)以一種非平凡的方式改變閾值電壓。

信道長(zhǎng)度調(diào)制

理論上，飽和狀態(tài)的晶體管應(yīng)作為具有無(wú)限輸出電阻的理想電流源。 實(shí)際上，當(dāng)溝道收縮時(shí)，VDS仍對(duì)漏極電流有影響，因此晶體管的輸出電阻雖然很大，但仍然是有限的。 這是由于一種稱(chēng)為溝道長(zhǎng)度調(diào)制的現(xiàn)象，其中在飽和區(qū)域中，隨著漏極電壓的增加，溝道長(zhǎng)度開(kāi)始逐漸減小。

為了適應(yīng)溝道長(zhǎng)度調(diào)制，我們將飽和狀態(tài)下的漏極電流方程調(diào)整為：

方程式6。

信道長(zhǎng)度調(diào)制系數(shù)λ的計(jì)算公式為：

方程式7

由此，我們可以計(jì)算飽和時(shí)的輸出電阻（ROUT）為：

方程式8

亞閾值導(dǎo)電

以前，我們定義了三個(gè)晶體管工作區(qū)域：截止、線性、飽和。實(shí)際上，還有第四個(gè)：亞閾值區(qū)域，它在超低功耗模擬集成電路設(shè)計(jì)中非常流行。

該區(qū)域的形成是因?yàn)榫w管在VGS低于Vth時(shí)不會(huì)完全關(guān)閉。相反，擴(kuò)散電流在源極和漏極之間形成了一個(gè)小溝道。當(dāng)VGS < Vth時(shí)，這種擴(kuò)散電流是不可忽視的，并且與VGS呈指數(shù)關(guān)系。由此產(chǎn)生的亞閾值區(qū)域的I-V曲線計(jì)算如下：

方程式9

其中：

IS是晶體管的特定電流，與W/L

ξ為非理想系數(shù)（硅中>1）

VT是熱電壓，等于kT/q

遷移率退化和速度飽和

晶體管內(nèi)的漂移電流由內(nèi)部電場(chǎng)決定，隨著晶體管尺寸的減小，它們的電場(chǎng)迅速增加。事實(shí)證明，對(duì)于短溝道晶體管，在晶體管內(nèi)可以實(shí)現(xiàn)少數(shù)載流子的最大速度。這被稱(chēng)為飽和速度。

這限制了某些器件的VGS和VDS電流的增加，因?yàn)樽罱K它們的驅(qū)動(dòng)電流達(dá)到最大值。此外，隨著電場(chǎng)的繼續(xù)增加，這些載流子的遷移率降低，導(dǎo)致這些極高電壓下的驅(qū)動(dòng)電流減小。這種短溝道效應(yīng)是現(xiàn)代晶體管行為的許多方面之一，我們無(wú)法通過(guò)前一篇文章中研究的平方律方程來(lái)預(yù)測(cè)。

排水誘導(dǎo)屏障降低（DIBL）

當(dāng)VDS變得足夠大時(shí)，漏極開(kāi)始將負(fù)電荷吸引到柵極下的表面，幫助柵極形成溝道。因此，有效閾值電壓降低，從而形成Vth與VDS成反比的關(guān)系。這被稱(chēng)為漏極誘導(dǎo)勢(shì)壘降低，簡(jiǎn)稱(chēng)DIBL。

PVT變化

工藝、電壓和溫度的變化統(tǒng)稱(chēng)為PVT，共同構(gòu)成了我們討論的最后一個(gè)非理想因素。

在制造晶體管時(shí)，制造工藝變化是不可避免的。工藝變化會(huì)改變重要的晶體管特性，導(dǎo)致不同的閾值電壓、載流子遷移率和寄生電容等。這些工藝變化通常包含在四個(gè)“角落”：快-快、快-慢、慢-快和慢-慢。這些角落描述了基于最壞情況制造統(tǒng)計(jì)數(shù)據(jù)的PMOS和NMOS晶體管的相對(duì)速度。

除此之外，通過(guò)蒙特卡洛分析測(cè)試晶體管之間的差異，該分析使用包含所制造晶體管參數(shù)變化統(tǒng)計(jì)數(shù)據(jù)的模型。模擬設(shè)計(jì)人員必須同時(shí)使用蒙特卡洛和拐角方法，因?yàn)槭鋾?huì)對(duì)電路性能產(chǎn)生破壞性影響。

最后，工作電壓和環(huán)境溫度也會(huì)影響晶體管性能。在IC設(shè)計(jì)過(guò)程中必須檢查這些環(huán)境條件，以確保最終產(chǎn)品按照規(guī)格運(yùn)行。