異構集成面臨更多障礙

為了追求「超越摩爾」和更高水平的集成，先進的封裝選項不斷涌現(xiàn)。它已成為許多高密度互連匯聚的地方，在這里，許多新的和熟悉的問題需要解決。

業(yè)界首次進軍細間距多芯片封裝，利用帶有硅通孔 (TSV) 的硅中介層來實現(xiàn)顯著的性能提升，盡管它在高頻（4 至 6 GHz）方面受到限制，并且硅中介層的成本很高。這刺激了替代方案的創(chuàng)建，例如橋接器和基板上的高密度扇出，每種方案都有其優(yōu)點和缺點。

為了生產(chǎn)具有多個小芯片的高產(chǎn)量模塊，芯片制造商正在擴展現(xiàn)有工藝，充分利用扇出和嵌入式配置。他們還開始解決先進封裝的設計挑戰(zhàn)，這需要相當于 PDK 的組裝過程。

日月光高級總監(jiān)曹立宏表示：「小芯片和異構集成已成為關鍵推動因素，我們看到市場正在發(fā)生新的突破。有用于 HPC 的 2.5D 硅 TSV 集成，還有高密度扇出 RDL 和橋，以及使用 3D 微凸塊和混合鍵合實現(xiàn)極高密度的芯片到芯片連接。」

互連正在深入研究用于重新分布層的 2μm 線和空間機制，而在先進的硅中介層中，則采用 0.65μm 來滿足高帶寬要求。

從 EDA 到封裝的協(xié)同設計

先進封裝中架構的豐富性和失敗的高成本鼓勵器件設計流程和封裝廠之間更密切的合作。EDA 公司和 OSAT 正在開發(fā)協(xié)作設計工具集，以提高封裝性能、降低成本并縮短集成封裝的上市時間。

共同開發(fā)似乎是使封裝中的芯片工作的必要條件，特別是當涉及到組合來自不同公司的芯片時?！肝覀兊囊晃豢蛻粽f得很好：『沒有天生的 3D 工程師。所有 2D 工程師都必須在一夜之間成為 2.5D 和 3D 工程師?！弧筍ynopsys 產(chǎn)品管理高級總監(jiān) Shekhar Kapoor 說道。

「在 SoC 領域，多年來已經(jīng)開發(fā)出一些方法、參考流程和 PDK，我們已經(jīng)習慣用它們來進行設計。當你把所有這些部分放在一起時，你不能把它看作是一個封裝工人的問題或一個芯片工程師的問題，你得開始一起看了。」

其他人也同意?！府斘覀冊O計芯片時，我們會根據(jù)從代工廠獲得的 PDK 進行設計。代工廠投資了一個工藝設計套件，它為我們作為 ASIC 設計人員提供了了解技術所需的數(shù)據(jù)，」Cadence 定制 IC 和 PCB 部門產(chǎn)品管理組總監(jiān) John Park 說道?！肝覀儷@得了庫、簽核設計規(guī)則和連接驗證信息。我們知道，無論我們要創(chuàng)造什么，我們都能夠在提供 PDK 的晶圓廠內組裝該產(chǎn)品，因為他們在指導我們。」

這需要各種設計、制造和封裝過程盡可能自動化，以便工程師可以專注于新的設計和功能，而不是將所有時間都花在一系列包含大量單獨組件的一次性封裝上。

「設計工具越來越接近將其理解為單一設計，」Amkor Technology 的小芯片/FCBGA 集成副總裁 Mike Kelly 說道?！肝覀冊?jīng)有一個單芯片，你可以完成所有的計時和簽核，因為你在一個單芯片內部，每個人都知道發(fā)生了什么。使用先進封裝，您仍然需要考慮時序因素，當您擁有多個芯片時，您需要能夠簽核。3D 增加了另一個元素，因為在物理世界中我們很容易將包裝視為三維的。但是，您如何將其抽象為您知道與 Verilog 或 IC 設計工具兼容的東西。我不會說它已 100% 準備就緒，但大客戶正在使其發(fā)揮作用?！?/span>

提高自動化水平還有助于提高質量并縮短共同開發(fā)時間?！笇τ诨逶O計案例，通常您有一個 APD 文件，它會生成 Gerber 文件，然后您就可以對其進行布線，」日月光的曹立宏說。

ASE 的 RDL（重新分布層）設計流程使用三個自動布線步驟?！肝覀兝梅庋b設計工具來優(yōu)化 RDL 設計，之后，生成 GDS 文件。然后，從 GDS 文件中進行 LVS（布局與原理圖）檢查和 DRC（設計規(guī)則檢查），最后使用自動掩模設計工具生成掩模。我們的方法可以通過使用自動布線將布局周期時間縮短 50%?！?/span>

曹立宏指出，僅使用自動掩模生成器就可以將處理時間從三天縮短到大約一個小時。

圖 1：使用器件 PDK 的規(guī)范，封裝 PDK 流程包括 RDL 的三個自動布線步驟，可顯著加快開發(fā)時間。來源：日月光

但先進封裝的協(xié)同設計最好在使用自己的芯片和封裝的公司（例如臺積電、英特爾和聯(lián)華電子）內進行優(yōu)化。事實上，內部開發(fā)的小芯片和封裝是大批量生產(chǎn)中主要的先進封裝。

互連帶來的問題

封裝中的電氣互連數(shù)量正在飛速增長。隨之而來的是可靠性問題。

Ansys 產(chǎn)品營銷總監(jiān) Marc Swinnen 表示：「現(xiàn)在，手機上有了更多、更多的連接，即使是在一個普通的 2.5D 設計中，也能輕松地包含 40 萬到 50 萬個突起。因為這些是微凸塊，它們無法承受很大的剪切應力。您通過這些微凸塊將 100 瓦的功率輸入到其中一些芯片中，并不是通過一個微凸點將所有電能傳輸出去。您可能有一個 100 x 100 的區(qū)域，它們并行承載所有電力。但是，如果存在一些小問題，如凸塊空隙或連接變窄，一旦這些變熱，焊料就會軟化，如果沒有足夠的支撐，整個組件就會開始翹曲和移動。其可靠性是一個巨大的問題。公司需要對這些 3D 組件在熱應力和機械應力下的翹曲和彎曲進行機械模擬，這對現(xiàn)場的可靠性和預期壽命有直接影響。」

為了優(yōu)化封裝性能，器件制造商正在專注于優(yōu)化各種架構中的芯片到芯片和芯片到封裝互連，無論是使用微凸塊、混合鍵合和橋垂直構建，還是使用扇出重新分布層水平構建。決定如何以及在何處形成互連已成為封裝集成的重要組成部分。

「在先進封裝中，我們需要一種非常高密度的互連結構來將所有這些東西結合在一起——實際上是在欺騙系統(tǒng)，讓它認為它仍然集成在一個芯片上，盡管有多個芯片連接在一起，」imec 高級研究員、研發(fā)副總裁、3D 系統(tǒng)集成項目總監(jiān)埃里克·拜恩（Eric Beyne）說?！溉缃?，我們花費了大量精力嘗試使用 HBM、BoW（線束）或 UCIe 來標準化芯片之間的通信。這些標準需要為硅中介層、硅橋和高密度 RDL 等技術如何結合在一起提供指導，因為你需要非常高密度的互連來使它們以低功耗工作?！?/span>

對于高性能應用，芯片之間的高帶寬至關重要。安靠科技芯片/FCBGA 集成副總裁 Mike Kelly 說：「如果你在兩個芯片之間進行更高帶寬的互連，它往往是一個寬的、低功耗的接口，因此你需要一個相當高密度的中介層來實現(xiàn)這一點，這可能是封裝行業(yè)的主要區(qū)別。您現(xiàn)在需要一個真正高密度的集成方案，允許您連接芯片，這樣就不會損失功能性能。」

在當今的先進封裝中，熱建模有助于表征潛在的故障點，但這并不是一個新問題?！溉绻慊氐?10,000 英尺的高度并觀察一般的電子系統(tǒng)，就會發(fā)現(xiàn)故障的兩大原因是熱量和互連故障，」Ansys 的 Swinnen 說道?！府斎唬鼈兪窍嚓P的。熱量常常導致互連故障。因此，互連從一開始就是電子設計中的一個弱點?！?/span>

其他弱點是最近才出現(xiàn)的。「低 k 裂紋越來越多地出現(xiàn)，」Ansys 的 Sherlock 高級首席應用工程師 Kelly Morgan 說道?！冈谶@種情況下，焊料在 230°C 左右的溫度下凝固，低 k 電介質和焊料之間的 CTE 不匹配會在互連上產(chǎn)生力矩，從而對超低 k 層施加拉應力，從而導致裂縫?！?/span>

化學和機械變化的模擬（見圖 1）在設計過程的早期階段非常有用，可以防止出現(xiàn)此類問題。

圖 2：結構模擬識別出 z 高度的細微差異，這在多芯片集成中發(fā)揮著重要作用。來源：Ansys

在初始設計階段應考慮熱和機械特征，以最好地了解封裝系統(tǒng)的性能，特別是在溫度、振動或惡劣環(huán)境波動條件下承受壓力時。例如，盡管兩個并排放置的芯片可能會進行不同的熱運動，但它們彼此靠近會導致它們表現(xiàn)相似。

「當我們考慮封裝領域的可靠性時，我們總是會考慮溫度周期，」Amkor 的 Kelly 說?！笩崤蛎浵禂?shù)存在差異，這會在冷卻和加熱時產(chǎn)生壓力。通常，芯片盡可能靠近，因為您不想讓中介層變得比它必須的更大，因為這是一個成本因素。因此，模具很難看到相同的熱歷史?！?/span>

在半導體領域，當涉及到不同的材料堆疊時，材料之間的相對熱膨脹系數(shù)不匹配總是引起令人頭痛的問題。但對于基板上的多個封裝，特別是在非對稱布局中，熱膨脹系數(shù)不匹配會導致更嚴重的問題。

熱膨脹系數(shù)是應力溫度的反函數(shù)。最佳 CTE（熱膨脹系數(shù)）匹配是硅與硅（晶圓混合鍵合）或硅與硅中介層（SiO2 /銅）之間的匹配。硅 (2.5 ppm/K) 和有機中介層 (BT，CTE = 15-16 ppm/K) 之間的 CTE 不匹配很大。

由于 90% 的熱量來自半導體，因此導熱界面材料 (TIM) 通常夾在封裝和散熱器之間，為系統(tǒng)中的熱傳遞提供良好的熱路徑。TIM 既可以散熱，也可以吸收在裝配加工和現(xiàn)場使用的溫度變化期間因芯片、基板以及集成散熱器和散熱器（蓋）的 CTE 不匹配而產(chǎn)生的一些應變。

TIM 有多種材料解決方案，包括粘合劑、凝膠和潤滑脂。大多數(shù) TIM 由聚合物基組成，例如環(huán)氧樹脂或硅樹脂，以及鋁、氧化鋁、氧化鋅或銀等導電填料。這些材料的優(yōu)點是伸長率高、加工性好。遺憾的是，這些 TIM 材料的熱導率僅限于 10 W/m-K 左右。工程師正在評估更具導電性的材料，例如鎵銦和鎵銦錫合金以及石墨烯，以改進 TIM 技術。甚至金屬 TIM 也被廣泛考慮，特別是用于高功率應用。

焊接在先進節(jié)點上既帶來了挑戰(zhàn)，也帶來了解決方案。人們普遍認為，在 10μm 節(jié)距以下，業(yè)界必須使用混合鍵合來連接銅-銅焊盤。

行業(yè)路線圖展示了一種混合鍵合方法，例如間距低于 10μm 的銅對銅直接鍵合。熱壓接合 (TCB) 有助于實現(xiàn)具有一定翹曲的高質量焊料接合，盡管壓縮有助于克服固有的翹曲。具有 NCP/NCF（非導電漿料/薄膜）的 TCB 有助于解決大芯片/小間距/毛細管底部填充或預點膠底部填充的挑戰(zhàn)。

一個可能的缺點是，當間距變得更細時，在銅尖端和芯片焊盤之間強制 TCB 中的焊料的性質可能會導致焊料突出，從而導致短路。

由于互連方法正在發(fā)生變化，就像混合鍵合一樣，在先進封裝上線的同時，各公司正在聯(lián)合起來解決制造問題。例如，聯(lián)電正在與 Cadence、Winbond、Faraday 和日月光合作開發(fā) W2W（晶圓到晶圓）3D-IC 平臺。通過結合供應商之間的設計、制造、3D-IC、測試和封裝專業(yè)知識，該集團旨在增加 3D 挑戰(zhàn)，包括垂直集成的設計流程、晶圓到晶圓混合鍵合的對準以及經(jīng)過驗證的測試和組裝路徑用于 3D 堆疊。該項目的目標是包括系統(tǒng)級驗證的端到端解決方案。

扇出晶圓級封裝

與現(xiàn)有的倒裝芯片封裝方法相比，扇出封裝在更小更薄的占地面積，更優(yōu)越的電和熱性能。高密度扇出 RDL 有兩種類型：芯片先行和芯片后行。兩者僅略有不同，但各有其優(yōu)點和缺點。

首先在芯片中，將熱釋放膠帶粘貼到載體晶圓上，然后拾取已知良好的芯片 (KGD) 并將其放置在載體上。其次，包覆成型之后是載體釋放、RDL 形成、焊料凸點，然后是分割。在 RDL 中，釋放層首先沉積，然后再沉積 RDL。接下來是已知的良好的模具定位，然后是包覆成型工藝、載體釋放、焊球沉積和切割。

盡管從良率的角度來看，芯片后置方法具有顯著優(yōu)勢，但芯片先行是更成熟的方法。

那么為什么 OSAT 提供這兩種工藝呢？「芯片優(yōu)先方法可以提供稍高的性能，因為芯片信號直接連接到 RDL 層。但良率問題可能會促使我們做出使用芯片最后 FOWLP 的具體決定，」日月光的曹立宏說道?！改壳白钚〉奈⑼箟K間距為 55 至 40μm，35μm 正在開發(fā)中。但首先采用芯片，就不需要微凸塊，因此芯片間間距可以減小至 25μm。」

與微凸塊縮放相關的產(chǎn)量限制鼓勵了直接連接銅焊盤的混合鍵合工藝的開發(fā)。但混合鍵合的高成本和復雜性正在鼓勵研發(fā)工程師專注于制造更小的凸塊。Imec 預計，使用帶有晶圓級底部填充的半加成銅微凸塊方案，可以從當今約 35μm 的節(jié)距限制發(fā)展到 20μm 水平。對于 10μm 以下的尺寸，使用錫凸塊和 Cu/Sn 焊盤制造焊盤到凸塊連接。

圖 3：制造更小微凸塊的途徑。來源：imec

「例如，如果我們采用更小的間距連接，我們可以采用 20μm 間距，而不是采用 60μm 間距的凸塊，」imec 的 Beyne 說道。「這立即將額外布線的長度和芯片面積減少了三倍?！?/span>

結論

小芯片集成封裝更高密度互連的發(fā)展正在催生更多可擴展的方法，包括微凸塊縮放和混合鍵合。但每個封裝本質上都是定制的，這大大增加了設計方面所需的工程工作量。隨著業(yè)界越來越熟悉硅和有機中介層、RDL 扇出和嵌入式選項之間的可用選項，可靠性（尤其是與熱和機械分析相關的可靠性）成為優(yōu)先考慮的事項。

隨著集成挑戰(zhàn)現(xiàn)在跨越設計、制造、測試和組裝，Cadence、聯(lián)電、Winbond 和日月光之間的合作伙伴關系可能會變得更加普遍。業(yè)界將使小芯片集成在封裝中成為現(xiàn)實，即使小芯片來自不同的制造商，但這是時間問題。