?在比較器電路中加入磁滯：LTspice實(shí)驗(yàn)室

本文使用SPICE模擬來解釋比較器電路中基于正反饋的磁滯的功能。

在前面的三篇文章中，我們對磁滯的理論和實(shí)踐進(jìn)行了探討?，F(xiàn)在，在本系列的最后一篇文章中，我們將使用LTspice來仔細(xì)研究比較器電路中的磁滯現(xiàn)象。

比較器磁滯SPICE測試臺

在本文的這一部分中，我們將使用圖1中的測試設(shè)置來運(yùn)行一些模擬。

用于測試的開環(huán)比較器電路的LTspice示意圖。

?圖1。LTspice比較器示意圖。

我正在使用“diffschmtbuf”組件作為我的比較器。我在SpiceLine字段中為它指定的參數(shù)可以在圖2中看到。

顯示diffschmtbuf組件參數(shù)的SpiceLine字段的屏幕截圖。

?圖2。長期差異參數(shù)定義。

讓我們簡單來看一下每一個定義：

vhigh=5：當(dāng)非反相輸入（V+）處于高于反相輸入（V-）的電壓時(shí)，輸出將為5V。

vlow=0：當(dāng)V+電壓低于V-時(shí)，輸出為0V。

vt=0：閾值電壓為0V，這意味著當(dāng)兩個輸入電壓之間的差值為0V時(shí)，輸出將轉(zhuǎn)變。

vh=0：比較器具有0V的磁滯。讓這個值為零肯定是一個更簡單的方法來增加磁滯比我們要做的，但然后我們將學(xué)習(xí)任何關(guān)于磁滯電路！

當(dāng)研究圖1時(shí)，您可能已經(jīng)注意到比較器符號內(nèi)部的一個熟悉的形狀，我在圖3中放大了這個形狀。

?圖3。具有磁滯的比較器的示意圖符號。

這是典型磁滯曲線的簡化版本。磁滯在比較器應(yīng)用中起著如此顯著的作用，以至于磁滯曲線有時(shí)被包括在比較器的示意圖中。

通過串聯(lián)連接兩個電壓源產(chǎn)生輸入信號。第一個VRAMP在10ms內(nèi)生成從0V線性增加到5V的信號。第二個VNOISE是振幅為50mV、頻率為10kHz的正弦波。）。

在LTspice中模擬的斜坡和小正弦曲線的組合輸入信號。

?圖4。斜波和小正弦波的組合輸入信號。

圖5為放大視圖。

圖4中的組合輸入信號放大視圖，使信號振蕩更加明顯。

?圖5。圖4中組合輸入信號放大視圖。

反相端子（V-）連接到2.5V參考電壓（VREF）。由于vt=0，輸出轉(zhuǎn)換的閾值變?yōu)閂IN=V+=2.5 V。圖6顯示了在電路處于初始非磁滯狀態(tài)時(shí)的輸出行為。

?圖6。圖1中無磁滯電路的電壓特性。

從低到高的過渡看起來有點(diǎn)厚。毫無疑問，如果我們放大（圖7），我們會發(fā)現(xiàn)正弦噪聲已經(jīng)導(dǎo)致了多次轉(zhuǎn)變。

?圖7。圖6中的繪圖特寫。噪聲引起的多次轉(zhuǎn)換。

現(xiàn)在我們已經(jīng)使用了測試臺來驗(yàn)證我們的設(shè)計(jì)，現(xiàn)在是時(shí)候介紹我們將在本文的其余部分中討論的電路了。

磁滯反饋網(wǎng)絡(luò)

磁滯是我們希望正反饋而不是負(fù)反饋的少數(shù)情況之一。圖8顯示了具有磁滯性的基本比較器電路；注意其正反饋配置不會修改參考電平。相反，我們使用電流輸出電壓和電流輸入電壓來創(chuàng)建一個新的信號。這個信號是我們實(shí)際應(yīng)用于比較器的非反相輸入端（V+）的信號。

?圖8。具有正反饋磁滯的比較器的LTspice示意圖。

我們從本系列的第一篇文章中了解到，磁滯的一個基本原理是使用系統(tǒng)的歷史，或者更具體地說，輸入和輸出之間的相對運(yùn)動，以影響系統(tǒng)對輸入條件的響應(yīng)。因此，我們從輸出中反饋信息是有意義的，因?yàn)檩敵龅漠?dāng)前狀態(tài)指示了以前的輸入活動。

如果輸出當(dāng)前處于正軌，則意味著輸入之前高于參考電平。輸入要穿過參考電平，必須減小。相反，如果輸出當(dāng)前處于負(fù)軌，則輸入之前必須低于參考電平，并且如果它穿過參考電平，則必須增加。

圖9顯示了當(dāng)輸入從0V開始增加，輸出從負(fù)軌開始時(shí)會發(fā)生什么。非反向電壓信號中的垂直躍變確定了輸出轉(zhuǎn)變的時(shí)刻。

輸入電壓、參考電壓以及具有正反饋的模擬比較器的非反向端子處的電壓。輸入信號增加。

?圖9。帶磁滯的比較器的車輛識別碼（VIN）、車輛識別碼（V+）和車輛識別碼（VREF）。當(dāng)輸出為0V時(shí)，R1和R2形成分壓器，其輸出被施加到非反向輸入端子（V+）。由于這種分割效果，V+比VIN低，并且以較慢的速率增加。結(jié)果導(dǎo)致V+值和VIN值之間的差異擴(kuò)大。

V+相對于輸入信號的減少意味著V+達(dá)到參考電平（VREF）需要更長的時(shí)間。從這個意義上講，即使VREF實(shí)際上保持不變，比較器的作用就像現(xiàn)在參考電平更高一樣。

當(dāng)V+達(dá)到參考電平（VREF）時(shí)，輸出轉(zhuǎn)換。注意，這發(fā)生在VIN達(dá)到參考水平之后，更多的磁滯意味著對噪聲的抵抗更大，但它也導(dǎo)致更多的轉(zhuǎn)變延遲。

在圖10中，輸入斜波以10ms反向。此時(shí)，信號正在減少，輸出從正軌開始。在上面的例子中，電路的輸出從負(fù)軌開始并增加，這會產(chǎn)生延遲。然而，電壓影響是反向的：此時(shí)V+高于VIN，直到輸出切換為止。

輸入電壓、參考電壓以及具有正反饋的模擬比較器的非反向端子處的電壓。輸入信號最初增加，但隨后達(dá)到峰值并開始減少。

?圖10。具有顯示不同閾值電壓的磁滯比較器的VIN、V+和VREF。

創(chuàng)建單獨(dú)的閾值

正軌處的輸出電壓產(chǎn)生比VIN低的V+，而負(fù)軌處的輸出電壓產(chǎn)生比VIN高的V+。然而，在這兩種情況下，輸入信號必須超出參考電平，以便引起輸出轉(zhuǎn)變。

所有這一切的結(jié)果是一個系統(tǒng)，其中增加的輸入信號具有一個閾值電平而減少的輸入信號具有另一個閾值電平。增加的信號必須高于高閾值電壓（VTH）；降低的信號必須低于低閾值電壓（VTL）。VTH和VTL之間的差異等于磁滯量，在圖11中標(biāo)記為VHYST。VTH和VTL之間的區(qū)域被稱為磁滯區(qū)。

顯示具有磁滯的比較器中低閾值電壓和高閾值電壓之間的區(qū)域的圖。

?圖11。磁滯區(qū)。

在輸出轉(zhuǎn)變之后，信號波動必須達(dá)到另一個閾值以引起新的轉(zhuǎn)變。通過這種方式，磁滯區(qū)賦予了抵抗噪聲的能力。

假設(shè)噪聲輸入信號正在增加。最后它將穿過VTH，并且輸出將轉(zhuǎn)變?yōu)檎?。此后不久，噪聲?dǎo)致信號降到VTH以下。對此沒有任何反應(yīng)，因?yàn)樾盘柆F(xiàn)在正在減少，并且必須一直降到VTL以導(dǎo)致轉(zhuǎn)換。

圖12、13和14顯示了通過磁滯實(shí)現(xiàn)的抗噪聲性能。水平虛線表示VTL和VTH。

具有磁滯和噪聲信號的比較器的模擬操作。

?圖12。在有噪聲輸入信號的情況下，具有磁滯性的比較器的操作。

在圖13中，輸出開關(guān)處于高閾值電壓（VTH）。如果電路不包括磁滯，則由于輸入正弦波，輸出將在閾值處多次切換。

圖12中的放大圖，顯示了在高閾值電壓下的輸出電壓切換。

?圖13。VTH開關(guān)放大視圖，高電壓。

在圖14中，輸出開關(guān)處于低閾值電壓（VTL）。

圖12中的放大圖，顯示了低閾值電壓下的輸出電壓切換。

?圖14。VTL開關(guān)放大視圖，低電壓。

如果您希望獲得設(shè)計(jì)幫助或其他有關(guān)影響VTL和VTH大小的數(shù)學(xué)關(guān)系的信息，我建議查看All About Circuits網(wǎng)站上的Comparator with Hysteresis計(jì)算器。

總結(jié)

這總結(jié)了我的四篇關(guān)于磁滯的系列文章。在本系列的過程中，我們已經(jīng)從一般（將磁滯定義為理論概念）轉(zhuǎn)變?yōu)榫唧w（正反饋網(wǎng)絡(luò)如何將基本比較器轉(zhuǎn)變?yōu)榇艤容^器）。我希望這有助于你們對什么是磁滯、它是如何工作以及它是如何應(yīng)用有一個深刻的了解。