EDA能否突破大型AI芯片的復(fù)雜性？

為了在AI時(shí)代保持競爭力，半導(dǎo)體公司甚至許多系統(tǒng)公司正在推出一種新型的超大型系統(tǒng)級芯片（SoC），使用先進(jìn)的工藝節(jié)點(diǎn)將數(shù)百億個(gè)晶體管封裝在逼近現(xiàn)代芯片掩膜版極限的硅片上。這些芯片包含超過十億個(gè)標(biāo)準(zhǔn)單元，越來越多的第三方IP，以及數(shù)千個(gè)時(shí)鐘來保持一切的協(xié)調(diào)。這些因素在縮短上市時(shí)間的同時(shí)，使得設(shè)計(jì)復(fù)雜性激增。

隨著晶體管縮放速度的放緩，將異構(gòu)芯片或芯粒綁定在2.5D和3D配置中也成為了常態(tài)，從而在封裝中壓縮更多的硅片面積。

Ausdia公司CEO Sam Appleton表示，這種復(fù)雜性對芯片內(nèi)的時(shí)序產(chǎn)生了挑戰(zhàn)。所有在這些巨型硅片上傳輸?shù)男盘柖急仨氃谡_的時(shí)間到達(dá)，以確保設(shè)備的平穩(wěn)可靠運(yùn)行?！斑@些芯片（甚至內(nèi)部的芯粒）正在逼近掩膜版的極限，也就是說它們的物理尺寸已經(jīng)達(dá)到了晶圓廠的制造極限。所以，我們都面臨的挑戰(zhàn)之一就是如何在時(shí)序方面驗(yàn)證這些巨型芯片，確保沒有任何遺漏，”他在接受《電子設(shè)計(jì)》采訪時(shí)說道。

大多數(shù)電子設(shè)計(jì)自動(dòng)化（EDA）軟件的主要廠商都在開發(fā)更先進(jìn)的工具來實(shí)現(xiàn)時(shí)序收斂，這關(guān)乎確定芯片的時(shí)鐘頻率，并滿足設(shè)計(jì)的時(shí)序約束。

然而，即使使用最新的EDA軟件，捕捉最新、最大AI芯片的復(fù)雜性也并非易事。Appleton表示，Ausdia正在努力幫助公司理清這一切。該公司的軟件工具可以將SoC的構(gòu)建模塊轉(zhuǎn)換為更緊湊的抽象模型，同時(shí)保留所有時(shí)序約束，以便其他EDA工具可以在整個(gè)芯片內(nèi)同時(shí)評估時(shí)序。

Ausdia正試圖通過其HyperBlock技術(shù)進(jìn)一步應(yīng)對這些巨型芯片帶來的挑戰(zhàn)，該技術(shù)在最近于舊金山舉行的設(shè)計(jì)自動(dòng)化會議（DAC）上首次亮相。

時(shí)序在高性能AI芯片中的重要性

Appleton表示，芯片的日益復(fù)雜化使得時(shí)序收斂變得更加具有挑戰(zhàn)性。

在最新的SoC中，晶體管被排列成數(shù)千萬到數(shù)十億個(gè)邏輯門，并被捆綁成多達(dá)十億個(gè)子塊或“標(biāo)準(zhǔn)單元”。這些單元必須一起放置并路由到設(shè)備的平面圖中，以創(chuàng)建CPU核心、AI引擎或其他IP構(gòu)建模塊。確保所有通過芯片傳輸?shù)男盘柋３譁?zhǔn)時(shí)至關(guān)重要，因?yàn)槿魏涡盘柕倪^早或過晚到達(dá)都可能中斷設(shè)備的平穩(wěn)運(yùn)行。

Appleton指出：“如果你打開其中一個(gè)小塊，它可能包含數(shù)百萬個(gè)單元，這些單元是放置和路由的實(shí)例。你將這個(gè)較小的塊放在一個(gè)更大的塊內(nèi)，這個(gè)塊可能包含一億個(gè)實(shí)例，然后你將這些更大的塊組裝到最終的芯片中。所以，如果你展開芯片，你將擁有大約十億個(gè)小塊，可以放置、移動(dòng)、路由并相互連接?！?/p>

許多大型AI SoC基于更先進(jìn)的工藝節(jié)點(diǎn)，使它們的晶體管具有更少的漏電流和更快的時(shí)鐘速度。但時(shí)序延遲主要由互連線和金屬線電阻主導(dǎo)。這會帶來設(shè)計(jì)中IP放置的挑戰(zhàn)，以防止更長的互連延遲并減少路由擁塞。例如，如果你決定增加一對IP塊之間的距離，可能需要在它們之間增加管線以確保它們保持準(zhǔn)時(shí)。

時(shí)序問題可能會削弱芯片的性能，并增加從過熱到故障的風(fēng)險(xiǎn)。然而，解決這些問題可能需要對設(shè)備的功效和面積做出妥協(xié)。

Appleton表示：“我們曾遇到過這種情況，芯片從晶圓廠出來后，有一部分拒絕工作，或者它只能在一個(gè)人用冷卻劑噴霧器對準(zhǔn)芯片的情況下工作，而另一個(gè)人開始祈禱?！彼a(bǔ)充說，在這些情況下，公司被迫找到問題所在，修復(fù)它，然后重新訂購芯片，這本身可能會花費(fèi)數(shù)千萬美元，還要加上數(shù)月的延遲。

芯片內(nèi)部的時(shí)序可能受到從電壓（IR）下降、溫度甚至晶體管制造過程中微小差異等因素的影響，這些因素在先進(jìn)工藝節(jié)點(diǎn)上變得更加普遍。

為了提前識別和修復(fù)時(shí)序問題，大多數(shù)半導(dǎo)體公司采用了專為靜態(tài)時(shí)序分析（STA）設(shè)計(jì)的EDA工具，如Cadence Tempus和Synopsys Primetime。

Appleton表示，隨著半導(dǎo)體行業(yè)進(jìn)入3D IC時(shí)代，時(shí)序收斂變得更加復(fù)雜。“在3D芯片中，時(shí)序問題被放大了。我們正在與那些將四個(gè)達(dá)到掩膜版極限的獨(dú)立芯片放置在硅中介層上的客戶合作。然后，他們必須問自己，‘我們是否能夠讓時(shí)序正確——不僅僅是對于每一個(gè)達(dá)到掩膜版極限的芯粒，還包括封裝中的所有芯粒？’因此，問題的范圍更大了?！?/p>

HyperBlock：捕捉大型AI芯片的時(shí)序復(fù)雜性

正如Ausdia指出的那樣，運(yùn)行這些龐大的硅片需要大量的計(jì)算能力，因此也需要時(shí)間來確保它們按預(yù)期工作，并且在時(shí)序方面沒有任何問題。

許多半導(dǎo)體行業(yè)的領(lǐng)先公司——以及試圖模仿它們的系統(tǒng)公司——擁有巨大的數(shù)據(jù)中心，用于在將藍(lán)圖提供給晶圓廠之前設(shè)計(jì)、模擬和驗(yàn)證其芯片設(shè)計(jì)。但即使是最新的時(shí)序收斂EDA工具在加載最大AI芯片時(shí)也遇到了困難。Appleton指出，半導(dǎo)體工程師已經(jīng)找到了繞過這一問題的方法，包括將芯片設(shè)計(jì)切割成更小的部分，然后驗(yàn)證它們。但他們傾向于將這些技巧保密，因?yàn)檫@被視為商業(yè)機(jī)密。

Appleton表示：“大多數(shù)半導(dǎo)體公司不愿意討論他們的做法，因?yàn)樗麄冋J(rèn)為這是一種商業(yè)秘密，我們也不希望任何人知道我們是如何做的，因?yàn)檫@是一個(gè)競爭優(yōu)勢?！彼a(bǔ)充道：“這是簽核過程中的一個(gè)灰色地帶。”

與采用分而治之的方法不同，Ausdia的Timevision技術(shù)將芯片的設(shè)計(jì)轉(zhuǎn)化為緊湊的代碼塊，捕捉其所有的復(fù)雜性。通過將其輸入其他EDA工具，你可以運(yùn)行整個(gè)芯片以檢查時(shí)序問題?！拔覀円恢笔球?yàn)證非常大型芯片設(shè)計(jì)的行業(yè)領(lǐng)導(dǎo)者之一，我們定期處理超過十億個(gè)標(biāo)準(zhǔn)單元的設(shè)計(jì)，”Appleton說?！暗词故俏覀円裁媾R容量問題。”

Ausdia正試圖通過其HyperBlock技術(shù)解決這個(gè)問題，該技術(shù)為半導(dǎo)體公司甚至許多系統(tǒng)公司設(shè)計(jì)的最大、最先進(jìn)的AI芯片創(chuàng)建智能抽象。該公司表示，它將驗(yàn)證這些芯片是否符合時(shí)序約束所需的內(nèi)存減少了多達(dá)10倍，同時(shí)性能提高了多達(dá)20倍。Appleton指出，“我們希望能夠加載這些巨型設(shè)計(jì)，但我們也希望以經(jīng)濟(jì)的方式進(jìn)行?！?/p>

Ausdia表示，HyperBlock可以在設(shè)計(jì)過程的不同階段使用，甚至可以在將芯片的功能安排成邏輯門（綜合）之前以及在將所有組件放置和路由在一起之前使用。該公司聲稱，這使得客戶能夠“左移”并在早期階段開始解決時(shí)序問題。HyperBlock本身可以加載到SoC的頂層——即IC的核心構(gòu)建模塊被組裝和連接的地方——所有的復(fù)雜性和時(shí)序約束都被保存在HyperBlock中。

隨著芯片設(shè)計(jì)師接受越來越大的設(shè)計(jì)尺寸，“這些公司希望避免任何可能的風(fēng)險(xiǎn)，因?yàn)檫@些項(xiàng)目實(shí)在是太昂貴了，”Appleton說。