提高下一代DRAM器件的寄生電容性能

摘要

隨著傳統(tǒng)DRAM器件的持續(xù)縮小，較小尺寸下寄生電容的增加可能會對器件性能產(chǎn)生負面影響，未來可能需要新的DRAM結(jié)構(gòu)來降低總電容，并使器件發(fā)揮出合格的性能。本研究比較了6F2蜂窩動態(tài)隨機存取存儲器 (DRAM) 器件與4F2垂直通道訪問晶體管 (VCAT) DRAM結(jié)構(gòu)的寄生電容。結(jié)果表明，與6F2結(jié)構(gòu)相比，4F2結(jié)構(gòu)顯著降低了節(jié)點接觸 (NC) 與位線 (BL) 之間的寄生電容。盡管4F2器件其他組件之間的寄生電容相比6F2器件略有增加，但它們?nèi)蕴幱谥С制骷_成目標性能的合格水平。相比6F2器件，4F2 DRAM器件的總寄生電容得到有效降低，可能在器件尺寸較小的情況下提供更優(yōu)的性能。

簡介

隨著傳統(tǒng)6F2 DRAM器件的不斷縮小，位線與接觸節(jié)點 (CBL-NC) 之間的寄生電容由于這些DRAM組件之間距離的減少而增加。這種電容的增加導(dǎo)致位線感應(yīng)裕量和刷新時間下降，進而對存儲器性能產(chǎn)生負面影響。用于下一代DRAM器件的4F2 VCAT DRAM架構(gòu)就是為了解決這一問題并顯著降低寄生電容。

評估新的DRAM架構(gòu)通常會采用基于硅晶圓的實驗，但這種方法既耗時又昂貴。在本研究中，我們使用SEMulator3D?的虛擬工藝建模來評估6F2和4F2 DRAM器件之間的寄生電容，對比了不同DRAM結(jié)構(gòu)中存在的各種寄生電容，并評估了4F2 DRAM器件相比6F2 DRAM器件在總電容方面可能實現(xiàn)的改進。

器件結(jié)構(gòu)和仿真方法

本研究使用版圖數(shù)據(jù)和工藝步驟數(shù)據(jù)組合在工藝建模平臺中構(gòu)建虛擬3D結(jié)構(gòu)。圖1a和圖1b分別展示了6F2 DRAM器件的仿真3D結(jié)構(gòu)及其器件結(jié)構(gòu)，圖1c和圖1d分別展示了4F2 DRAM器件的仿真3D結(jié)構(gòu)及其器件結(jié)構(gòu)。我們對這些結(jié)構(gòu)進行了電容提取，以計算每個DRAM器件中的寄生電容。

器件仿真結(jié)果

圖2顯示了6F2 和4F2 DRAM器件的寄生電容仿真結(jié)果。在4F2 DRAM結(jié)構(gòu)中，CBL-NC顯著減少，主要原因是與6F2 DRAM相比，位線與接觸節(jié)點之間的間距較大。由于字線未被埋入且比在6F2 DRAM中更接近位線，CBL-WL和CWL-NC在4F2 DRAM中更大。由于4F2和6F2 DRAM器件的位線結(jié)構(gòu)差異不大，CBL-BL相當。由于4F2 DRAM中的關(guān)鍵尺寸更大且間距更小，CWL-WL和CNC-NC表現(xiàn)較差。總體而言，與6F2結(jié)構(gòu)相比，4F2結(jié)構(gòu)的總寄生電容仍顯著減少。

與6F2 DRAM器件相比，4F2 DRAM器件的性能有所提升。與6F2結(jié)構(gòu)相比，4F2結(jié)構(gòu)中的CBL-NC以及總電容得到了有效降低（見圖2）。

使用4F2結(jié)構(gòu)時，某些子元件的寄生電容會增加，但這些電容值遠遠低于6F2結(jié)構(gòu)中的CBL-NC ，從而降低了總電容，這意味著在工藝上有足夠的窗口來實現(xiàn)合格的器件性能。盡管CBL-NC得到了大幅減少，但在4F2 DRAM中，CWL-WL仍然是最大的寄生電容元件。然而，字線間的電容會影響晶體管柵極的控制，因此在4F2 DRAM設(shè)計中可能需要更加關(guān)注器件控制。

結(jié)論

我們使用虛擬工藝建模來研究不同DRAM結(jié)構(gòu)的電容。結(jié)果表明，與6F2 DRAM結(jié)構(gòu)相比，由于4F2 DRAM器件中主要寄生電容 (CBL-NC) 的減少，4F2 DRAM結(jié)構(gòu)的總寄生電容可以顯著降低。特別是在器件尺寸縮小的情況下，4F2 DRAM結(jié)構(gòu)可能比6F2器件提供更好的性能。

參考資料：

[1]   Q. Wang, Y. De Chen, J. Huang, B. Vincent and J. Ervin. 2022 China Semiconductor Technology International Conference (CSTIC)2022, pp. 1-4.

文章來源：泛林集團