G.726語音編解碼器在SoPC中的實現(xiàn)

g.726是itu前身ccitt于1990年在g.721和g.723標準的基礎上提出的關于把64kbps非線性pcm信號轉換為40kbps、32kbps、24kbps、16kbps的adpcm信號的標準。g.726標準算法簡單,語音質(zhì)量高,多次轉換后語音質(zhì)量有保證,能夠在低比特率上達到網(wǎng)絡等級的話音質(zhì)量,從而在語音存儲和語音傳輸領域得到廣泛應用[2]。

g.726語音壓縮算法已經(jīng)能夠在以dsp處理器為核心器件的dsp應用系統(tǒng)上實現(xiàn)。但開發(fā)以dsp處理器為核心的dsp應用系統(tǒng)所采用的開發(fā)方法是自底向上的設計流程,嚴重影響開發(fā)的效率和成功率。面對現(xiàn)代通信技術的發(fā)展,dsp處理器已暴露出硬件結構的不可變性、處理速度比較慢等不足[1]?，F(xiàn)代大容量、高速度的fpga及其相關的開發(fā)技術,在可重配置的dsp應用領域、dsp數(shù)據(jù)大吞吐量和數(shù)據(jù)的純硬件處理方面,有獨特的優(yōu)勢[1]。新的基于fpga的dsp系統(tǒng)級開發(fā)工具以及完整的軟件開發(fā)平臺,使得設計者能采用自頂向下的開發(fā)方法進行fpga的dsp設計,設計效率大為提高。

本文分析了g.726標準,給出了基于fpga的dsp設計開發(fā)流程,利用matlab/simulink、altera公司的dsp builder和sopc builder工具設計了語音記錄sopc系統(tǒng)中的g.726語音編解碼器,并實現(xiàn)了編解碼器在該系統(tǒng)中的綜合。采用基于fpga的g.726語音編解碼器的語音記錄嵌入式系統(tǒng)具有運行速度快、體積小巧、開發(fā)周期短等優(yōu)點。

1 g.726語音編解碼標準

g.726編碼器框圖如圖1所示。g.726語音編碼器首先將輸入的a律或μ律的log-pcm信號s(k)轉換成線性的pcm碼sl(k),然后與預測信號se(k)相減產(chǎn)生差分信號d(k),再對差值信號進行自適應量化,產(chǎn)生2～5比特adpcm碼i(k)。一方面將i(k)送至解碼器;另一方面逆自適應量化器利用i(k)產(chǎn)生量化差分信號dq(k)。預測信號se(k)和量化差分信號dq(k)相加產(chǎn)生本地重構信號sr(k)。自適應預測器是由二階極點和六階零點組成的濾波器,根據(jù)重構信號sr(k)和量化差分信號dq(k)產(chǎn)生輸入信號的預測信號se(k)。量化器比例因子自適應單元根據(jù)輸入信號的特性計算量化器比例因子y(k),用來控制量化器和逆量化器,以獲得自適應功能。量化器比例因子由快速因子和慢速因子兩部分,以及速度控制因子al(k)對這兩部分的加權組成。速度比例因子al(k)的計算由自適應速度控制單元與音調(diào)和傳送檢測器單元完成。

g.726語音解碼器的解碼過程實際上已經(jīng)包含在編碼器中,只是多了輸出pcm格式轉換單元和同步串行編碼調(diào)整單元。輸出pcm格式轉換是將線性pcm碼轉換為a律或μ律pcm碼;同步串行編碼調(diào)整是為了防止多級傳輸、轉換過程中的誤差。

2 基于fpga的dsp設計開發(fā)流程

利用傳統(tǒng)的開發(fā)工具,基于fpga的dsp開發(fā)者在算法確定后只能直接使用vhdl或veriloghdl語言進行fpga的dsp系統(tǒng)設計,開發(fā)需要較長的周期,且難度比較大。目前出現(xiàn)的基于fpga的dsp開發(fā)工具,如dsp builder、sopc builder、system generator等,使得設計者能遵循一條類似于軟件設計流程的開發(fā)方法進行fpga的dsp設計,設計效率大為提高。本文給出利用matlab/simulink和altear公司的開發(fā)工具進行基于fpga的dsp設計的開發(fā)流程。dsp builder是altera公司推出的面向dsp開發(fā)的系統(tǒng)級工具。它作為matlab的一個simulink工具箱(toolbox)出現(xiàn)。mathworks的matlab和simulink系統(tǒng)級的設計工具具備了算法開發(fā)、仿真、驗證能力,dsp builder將這些工具與altera的開發(fā)工具組合在一起,為用戶提供了一個完整的dsp開發(fā)平臺。

基于fpga的dsp設計系統(tǒng)級開發(fā)流程如圖2所示。其步驟:(1)在matlab/simulink中對dsp系統(tǒng)進行建模,用圖形方式調(diào)用altera dsp builder和其他simulink庫中的圖形模塊(block),構成系統(tǒng)級和算法級設計框圖,同時利用simulink完成模型仿真。(2)利用dsp builder將simulink的模型文件(.mdl)轉化成通用的硬件描述語言vhdl文件(.vhd),轉換獲得的hdl文件是基于rtl級的vhdl描述。(3)對轉換過程中產(chǎn)生的vhdl的rtl代碼和仿真文件進行綜合、編譯適配以及仿真。所用工具可以是altera的quartus ii軟件,也可以是第三方軟件工具。(4)在dsp builder中直接下載到fpga用戶開發(fā)板上,也可通過quartus ii完成硬件的下載、測試。整個開發(fā)流程幾乎可以在同一環(huán)境中完成,真正實現(xiàn)了自頂向下的設計流程,極大地縮短了dsp設計周期。

3 g.726語音編解碼器在sopc中的實現(xiàn)

3.1 g.726標準算法的簡化 　　

本文設計的編解碼器是在語音記錄系統(tǒng)中實現(xiàn)g.726建議的速率為32kbps的adpcm算法,根據(jù)實際情況對算法進行了一些簡化和改進。

具體簡化如下:(1)由于此系統(tǒng)中編解碼器的輸入信號是線性pcm碼,因此pcm碼轉換模塊可以省略。(2)這個算法是用在單純的語音存儲中,可不進行單音/過渡音檢測。(3)對量化器比例因子y(k)的更新進行簡化。y(k)的更新計算為:

y(k)=al(k)yu(k-1)+[1-al(k)]yl(k-1) (1)

一般情況下,只有語音信號時,al(k)是趨于1的;當輸入為平穩(wěn)信號時,al(k)的值則在0至1之間。對語音存儲系統(tǒng),在輸入只有語音的情況下可以粗略地認為al(k)的值近似為1,從而將計算得到的快速比例因子yu(k)直接作為新的比例因子y(k),即y(k)=yu(k-1),降低了算法的復雜度。

3.2 g.726算法在simulink中的建模

在simulink中利用altera dsp builder庫模塊建立用于fpga定點實現(xiàn)的模型。這里給出g.726編碼器模型的設計。整個設計采用多層次結構,在頂層設計模型下包括多個子系統(tǒng)模塊模型,如自適應量化器子系統(tǒng)模型、逆自適應量化器子系統(tǒng)模型、量化器比例因子自適應子系統(tǒng)模型等。下面重點分析編碼器系統(tǒng)中的頂層設計模型及自適應量化器子系統(tǒng)模型。

3.2.1 編碼器的頂層設計模型

頂層模型提供了對外的pcm語音接口,同時也提供了對avalon總線的接口,使得所設計的編碼器模塊可通過sopc builder集成為nios ii系統(tǒng)的一個外圍設備。模型中的自適應量化器模塊、逆自適應量化器模塊、量化器比例因子自適應模塊和自適應預測器模塊均為hdl subsystem。編碼器的頂層設計模型如圖3所示。

根據(jù)g.726語音算法的需求,系統(tǒng)需要兩個時鐘,分別為8khz和120khz,其中120khz用于自適應預測器子系統(tǒng)。因此需要在模型中利用鎖相環(huán)模塊pll實現(xiàn)多時鐘設計,產(chǎn)生所需的兩個時鐘,dsp builder根據(jù)pll輸出時鐘的上升沿工作。在simulink設計圖上不會顯示時序模塊的時鐘引腳,而是當signalcompiler將系統(tǒng)轉化為vhdl文件時才自動地把時序模塊的時鐘引腳與相應時鐘相連。

3.2.2 編碼器的自適應量化器子系統(tǒng)模型

自適應量化器模型如圖4所示。自適應量化在對數(shù)域內(nèi)進行,在用量化比例因子對差分信號進行規(guī)格化處理后,通過查找量化器規(guī)格化輸入/輸出特性表,即得到adpcm碼。對數(shù)運算在simulink中的實現(xiàn)是借助于查找表的方式,使用dsp builder子庫中的lut模塊;規(guī)格化輸入/輸出特性表的實現(xiàn)是采用rom查表法的方式,用rom eab模塊實現(xiàn)。

由于adpcm語音編解碼算法最終要在fpga上實現(xiàn),simulink的浮點值必須轉換成定點值并能在目標硬件實現(xiàn)。硬件中表示定點值的位數(shù)以及小數(shù)點的位置不但會影響構成硬件系統(tǒng)的資源利用率,還影響系統(tǒng)的特性。本設計中根據(jù)信號的應用范圍判定小數(shù)點的位置,并根據(jù)實際需要改變小數(shù)點右側的位數(shù),以節(jié)省硬件資源,靈活地應用總線控制庫中的模塊來對總線進行截位、增位、位提取或進行數(shù)據(jù)類型轉換等操作,以達到所需求的精度。

3.3 g.726算法模型的仿真過程

對于設計轉換后產(chǎn)生的vhdl文件,必須進行rtl級仿真。因為simulink中模型仿真是算法級的,而生成的vhdl描述是rtl級的,兩者描述的情況可能不完全符合,因此需要對生成的rtl級vhdl代碼進行功能仿真。仿真可通過在modelsim中運行轉換過程所生成的tcl腳本文件。最后可以利用轉換過程生成的vec文件,在quartus ii軟件中進行時序仿真。本設計對上述建模的語音編碼器完成了仿真,simulink的仿真結果與modelsim的仿真結果基本一致,表明兩者描述相符合;quartus ii的時序仿真結果表明所設計的語音編碼器達到了預期的結果。

3.4 編解碼器模塊在sopc系統(tǒng)中的綜合

編碼器模型在quartus ii綜合和編譯后,可以使用sopc builder將其作為外圍設備添加到nios ii系統(tǒng)中。signalcompiler生成的ptf配置文件可用于將設計自動地輸給sopc builder工具。所設計的編碼器出現(xiàn)在sopc builder的模塊池中,將其添加到所創(chuàng)建的系統(tǒng)中即可。所建sopc系統(tǒng)元件頁如圖5所示,圖5中只列出了語音記錄系統(tǒng)的一部分組件。利用sopc builder即可生成一個完整的系統(tǒng),最后生成編程文件,進行硬件的下載,完成g.726語音編碼器在sopc中的設計。