高速串行數(shù)據(jù)接收器IC的可測性設(shè)計

集成電路芯片的測試已經(jīng)成為現(xiàn)代集成電路設(shè)計的關(guān)鍵，本方案針對高速串行數(shù)據(jù)接收器專用集成電路的測試難點，提出了可行的測試電路，通過添加測試引腳、設(shè)計專用測試模式以及采用內(nèi)建自測試等方法有效的解決了該芯片電路的功能測試和電氣性能測試。

隨著現(xiàn)代通信技術(shù)的發(fā)展，serdes，即serializer（串行器）/deserializer（解串器），已成為高速接口的主流技術(shù)。serdes是一種時分多路復(fù)用（tdm）的點對點通信技術(shù)，在發(fā)送端多路低速并行數(shù)據(jù)被轉(zhuǎn)換成高速串行信號，經(jīng)過媒體光纖、同軸電纜的傳輸，最后在接收端高速串行數(shù)據(jù)被恢復(fù)轉(zhuǎn)換成低速并行數(shù)據(jù)，serdes有增強系統(tǒng)抗噪聲和抗干擾能力，并能克服時鐘偏移影響等優(yōu)點。

serdes系統(tǒng)由發(fā)送和接收組成：發(fā)送通道電路主要由編碼電路、時鐘產(chǎn)生電路、并串轉(zhuǎn)換和串行發(fā)送器組成；接收通道電路主要由接收器、時鐘恢復(fù)、串并轉(zhuǎn)換和解碼電路組成。

高速serdes發(fā)送器和接收器實現(xiàn)芯片集成，如何在高數(shù)據(jù)速率下（大于200mbit/s）測試集成芯片就成為難題。在高速串行數(shù)據(jù)接收器設(shè)計時充分考慮芯片的可測性就成為必不可少的一項工作。本文提出了該芯片的分層次測試方案并設(shè)計出具體的測試電路。

高速串行數(shù)據(jù)接收器的設(shè)計

400mbit/s高速串行數(shù)據(jù)接收器芯片如圖2所示，芯片接收由光纖、同軸電纜傳輸來的高速lvds數(shù)據(jù)，恢復(fù)串行數(shù)據(jù)，轉(zhuǎn)換為并行數(shù)據(jù)后8b/10b解碼輸出并行數(shù)據(jù)。

芯片內(nèi)嵌基于鎖相環(huán)的時鐘數(shù)據(jù)恢復(fù)電路，以refclk參考跟蹤輸入數(shù)據(jù)的相位，對輸入串行數(shù)據(jù)實現(xiàn)最佳采樣；移位寄存器完成對串行數(shù)據(jù)串并轉(zhuǎn)換；成幀電路搜尋同步字符確定串行數(shù)據(jù)的字節(jié)邊界。當(dāng)輸入引腳mode為低時，8b/10b解碼電路工作，輸出解碼并行數(shù)據(jù)；而當(dāng)mode為高時，芯片解碼電路不工作，為數(shù)據(jù)直通模式，直接輸出恢復(fù)的并行數(shù)據(jù)。在輸出數(shù)據(jù)穩(wěn)定有效時，芯片數(shù)據(jù)有效指示信號rdy為低，而在接收數(shù)據(jù)違反8b/10b編碼規(guī)則或芯片頻率失鎖時，芯片輸出違規(guī)標(biāo)志信號rvs。

芯片的測試難點

高速串行數(shù)據(jù)接收芯片為數(shù)?；旌霞呻娐?，測試有以下難點：

（1）由于芯片測試設(shè)備的限制，400mbit/s的高速串行測試序列生成困難；

（2）芯片支持多種通信協(xié)議標(biāo)準(zhǔn)，測試良好的覆蓋率需要大量的測試矢量，需要在測試的質(zhì)量和測試的經(jīng)濟(jì)性上進(jìn)行折中；

（3）片內(nèi)集成高速鎖相環(huán)pll電路、數(shù)據(jù)恢復(fù)電路的測試；

（4）新品在高速串行數(shù)據(jù)傳輸系統(tǒng)工作性能的測試。

芯片的測試解決方案

芯片為數(shù)?；旌霞呻娐?，測試應(yīng)主要對模擬電路作測試，即對時鐘數(shù)據(jù)恢復(fù)電路的測試。當(dāng)前對數(shù)?；旌霞呻娐返臏y試方法主要有：通過添加測試pad、管腳來實現(xiàn)芯片模擬電路的可測性；使用模擬電路測試總線（ieee std 1149.4）技術(shù)在模擬和數(shù)字電路之間提供訪問技術(shù)；數(shù)字邏輯電路的內(nèi)建自測試（bist）技術(shù)對芯片的功能作總體測試驗證。

綜合考慮芯片的功能和現(xiàn)有的測試方法以及測試設(shè)備，設(shè)計之初將測試分為以下幾個層次進(jìn)行：

（1）芯片電路的難點cdr（時鐘數(shù)據(jù)恢復(fù)）電路的芯片級測試：關(guān)鍵節(jié)點由頂層鋁引出測試（probe pad，通過探針測試芯片cdr電路（含pll電路）的性能。

（2）制造測試模式：通過改變芯片的vco、差分?jǐn)?shù)據(jù)輸入電路的拓?fù)浣Y(jié)構(gòu)實現(xiàn)芯片低速率工作，而輸入測試矢量序列測試芯片。

（3）芯片serdes傳輸系統(tǒng)bist測試:通過配套的serdes發(fā)送器進(jìn)行bist測試或由專用序列發(fā)生器產(chǎn)生芯片的bist測試序列進(jìn)行芯片在傳輸系統(tǒng)的工作性能測試。

測試具體電路設(shè)計

芯片內(nèi)的cdr電路測試

芯片內(nèi)的cdr電路（見圖3）是同步恢復(fù)串行數(shù)據(jù)關(guān)鍵電路，且內(nèi)嵌高速pll電路，在版圖設(shè)計中采用頂層鋁引出cdr電路的關(guān)鍵節(jié)點作測試probe pad，在測試臺上通過探針引出的probe pad來進(jìn)行測試。添加三鋁pad（圖3中芯片版圖左側(cè)的引出pad）來觀測cdr電路，引出電路的觀測信號有：頻率監(jiān)測的輸出、延時數(shù)據(jù)、鑒頻器輸出、鑒相器輸出、低通電路輸出即壓控電壓、vco輸出即高速時鐘、延時數(shù)據(jù)、采樣輸出。在芯片上電并對芯片實施激勵后，觀測pad就能測試芯片的pll頻率跟隨特性及時鐘數(shù)據(jù)恢復(fù)電路的性能。

芯片的制造測試

芯片的制造測試原理為：切換vco環(huán)路及其他電路結(jié)構(gòu)實現(xiàn)由外部輸入芯片的工作時鐘，則低速輸入測試矢量序列對芯片作時序和電氣性能的測試。

設(shè)計復(fù)用mode引腳實現(xiàn)測試模式的使能（見圖4）。mode可以接高電平、低電平或懸空。mode控制芯片解碼或直通模式工作，芯片正常工作時必須接高電平或者低電平，在制造測試時懸空mode引腳，由內(nèi)部分壓電阻得到vcc/2，經(jīng)過比較器（vref_h大于vcc/2小于邏輯高電平，而vrff_l小于vcc/2大于邏輯低電平）和異或門使得test_en為高而使能芯片進(jìn)入制造測試模式。

在制造測試模式下串行差分?jǐn)?shù)據(jù)輸入電路由差分?jǐn)?shù)據(jù)輸入變?yōu)閮蓚€單端輸入（見圖4），測試使能信號切換芯片內(nèi)部數(shù)據(jù)為test_data的單端變化作為測試數(shù)據(jù)輸入，而test_clk信號單端變換后輸入vco電路作為測試時鐘信號。

電路的vco輸出芯片工作時鐘，由vco的環(huán)形電路結(jié)構(gòu)（見圖5），切換電路實現(xiàn)在制造測試模式下從引腳輸入低速的測試時鐘作為芯片的工作時鐘（低頻時鐘忽略vco延時）。

芯片在制造測試模式的測試步驟為：

（1）使能芯片測試模式工作后輸入低頻測試時鐘建立芯片正常時序狀態(tài)；

（2）使能芯片成幀控制功能；

（3）連續(xù)輸入同步字符，觀測rdy信號測試芯片成幀功能；

（4）成幀后，輸入符合通信協(xié)議的測試序列測試芯片時序功能及外部電特性。

在制造測試模式下芯片輸出管腳切換引出芯片的關(guān)鍵信號，依據(jù)芯片設(shè)計支持的通信協(xié)議生成測試矢量配合測試儀對芯片的8b/10b解碼電路、移位寄存器、成幀電路、數(shù)據(jù)有效指示電路及芯片的電氣性能進(jìn)行全面測試。

內(nèi)建自測試（bist）

在serdes系統(tǒng)中由發(fā)送端發(fā)送偽隨機(jī)序列，由接收器的bist序列同步信號檢測控制，同步產(chǎn)生和發(fā)送端相同的本地檢測偽隨機(jī)序列實現(xiàn)數(shù)據(jù)傳輸系統(tǒng)的功能測試。這種測試驗證串行傳輸系統(tǒng)的基本功能的實現(xiàn)，而且檢測本地偽隨機(jī)序列和接收序列相校驗的錯誤信號來測試傳輸系統(tǒng)的誤碼率。

設(shè)計的bist電路與serdes發(fā)送器配合使用，實現(xiàn)偽隨機(jī)序列的譯碼、接收偽隨機(jī)序列、序列同步檢測、序列校驗、檢驗錯誤指示和bist同步錯誤自退出等功能，芯片設(shè)計bist電路工作原理為：當(dāng)芯片進(jìn)入bist模式后，序列同步檢測電路立即將芯片的偽隨機(jī)序列發(fā)生器清零以等待輸入的偽隨機(jī)序列的同步信號；當(dāng)檢測到接收偽隨機(jī)序列的同步位時啟動本地偽隨機(jī)序列發(fā)生器實現(xiàn)測試序列和校驗序列的同步；九位數(shù)據(jù)比較器將接收到的偽隨機(jī)序列和本地校驗序列逐個驗證，在數(shù)據(jù)校驗錯誤時芯片rvs管腳輸出指示錯誤指示信號。芯片的rdy引腳在每個測試序列的周期末尾為高，標(biāo)志芯片進(jìn)行的bist測試周期。

為防止傳輸系統(tǒng)中的干擾使bist接收的偽隨機(jī)序列的同步位數(shù)據(jù)錯誤影響，電路設(shè)計了在序列同步后如果出現(xiàn)32個連續(xù)數(shù)據(jù)校驗都出錯，則認(rèn)為接收序列的同步位檢測錯誤，電路自動退出校驗過程而返回bist起始狀態(tài)重新序列同步檢測。但bist測試出現(xiàn)連續(xù)幾個測試周期都不穩(wěn)定工作就應(yīng)檢測傳輸通道或者測試偽隨機(jī)序列的發(fā)送正常工作與否。

bist模式下芯片屏蔽mode而強制8b/10b解碼電路工作進(jìn)行全面的測試。芯片偽隨機(jī)序列發(fā)生器是特征多項式為1＋x4×x9的lfsr（線性移位寄存器），其產(chǎn)生周期為511的9位偽隨機(jī)序列，為配合8b/10b編碼規(guī)則以及有效的測試，根據(jù)8b/10b規(guī)則由序列第九位將序列分為256個數(shù)據(jù)和255個特殊字，由譯碼電路將255個特殊字變?yōu)?b/10b編碼支持的16個特殊字符。

本測試方法及其測試電路在高速串行數(shù)據(jù)接收器集成電路中解決了高速速率測試的困難，通過改變芯片的vco和輸入電路的結(jié)構(gòu)實現(xiàn)低速率測試矢量芯片測試，對芯片的cdr電路采用頂層鋁測試pad引出觀測，還設(shè)計bist電路對芯片作系統(tǒng)校驗測試，測試電路的設(shè)計充分考慮了芯片的功能特點和測定的可行性。