三階單環(huán)Delta-sigma調(diào)制器在ADC中的應(yīng)用

　　2.3 Verilog語言行為級建模

　　圖2所示的是一種單路差異積分器調(diào)制器，可用延遲積分器和非延遲積分器，以及各種前饋和反饋路徑組合而成。在Matlab結(jié)構(gòu)中對應(yīng)的積分器轉(zhuǎn)換成Verilog硬件描述框圖的過程如圖3所示

　　本文使用Verilog硬件語言來實(shí)現(xiàn)單回路差異積分調(diào)制器，由時鐘控制構(gòu)成延遲積分器與非延遲積分器的相加動作。assign指令使等式兩邊永遠(yuǎn)處于活動狀態(tài)，而alwavs指令將會在時鐘正好觸發(fā)時將sum的值存入寄存器delay_sum中，因此，所有的積分器將會在每一次時鐘完成時完成一次累加動作。同理，非延遲積分器是由相同的程序代碼組成。實(shí)現(xiàn)延遲積分器的程序部分代碼如下表示：

　　3 模型的仿真結(jié)果

　　圖3給出的是NTF的極點(diǎn)與零點(diǎn)圖。很明顯，NTF的零點(diǎn)均勻地分布在信號基帶中，而不是集中在直流頻率處。圖4給出了輸入幅度范圍與SNR。圖5給出了NTF和STF的幅頻響應(yīng)。可以看到，帶內(nèi)信號的衰減幾乎是0，而圖6顯示噪聲的衰減小于-110dB，滿足帶內(nèi)噪聲的要求。圖7給出了調(diào)制器的頻域特性圖。圖8給出的是在輸入為42000，時鐘頻率為8.4MHz的verilog硬件描述語言的仿真結(jié)果，可以看出經(jīng)過2μs后結(jié)果趨于穩(wěn)定。

　　4 結(jié)論

　　本文提出一個用在ADC中的16位的3階8級量化的三階單環(huán)Delta-sigma調(diào)制器。為了提高電路性能，實(shí)現(xiàn)較高的SNR和DR，減少量化噪聲的影響，在設(shè)計NTF時采用前饋方式和局部反饋的結(jié)構(gòu)，并進(jìn)行零點(diǎn)優(yōu)化，通過這些方法優(yōu)化了輸出SNR，提高DR，降低量化噪聲，使得電路對于量化噪聲有較好的敏感度。根據(jù)仿真結(jié)果，這個DSM的峰值SNR可以達(dá)到145dB以上，在3階的系統(tǒng)和128的過采樣率下，達(dá)到相當(dāng)高的SNR，之后用Verilog語言對調(diào)制器各電路模塊進(jìn)行建模與仿真。