SystemVerilog設計語言

　　SystemVerilog是磨合來自于上述這些語言的設計與驗證抽象和構造、并以一種實際的方式把它們集成在一起而產(chǎn)生的。它之所以產(chǎn)生了一種革命性的力量，是因為它是一種不斷發(fā)展的和融合型的語言，而不僅僅只是各種標準的實現(xiàn)。

　　為了更好地解決一些新出現(xiàn)的問題，業(yè)界往往會周期性地推出一些專用工具和語言。20世紀80年代，隨著原理圖適用性越來越差和綜合方法變得可行起來，像 Verilog和VHDL這樣的HDL設計獲得了業(yè)界的認可。而在20世紀90年代，驗證成為了IC設計的瓶頸，此時又出現(xiàn)了Vera和“e”之類的 HVL語言來解決這個問題。SystemC的出現(xiàn)是為了解決系統(tǒng)級設計問題。形式技術則為屬性規(guī)范語言提供了發(fā)展動力。雖然上述每種工具和語言都推進了各自特定領域的技術進步，但僅僅提高了特定設計環(huán)節(jié)的設計效率。

　　此外，這些新的語言還創(chuàng)造了一些限制設計效率的人為界線和障礙。首先表現(xiàn)在學習曲線上：雖然這些語言大多數(shù)可以在一周內(nèi)學會，但通常要花數(shù)月的時間才能達到熟練應用的程度。雖然HVL和HDL具有一些重疊的概念，但采用的語法和語義卻有細微的差別。

　　與系統(tǒng)級、覆蓋率、RTL、測試平臺以及屬性相關的工具的修補工作導致了性能下降、不必要的數(shù)據(jù)混亂、以及不兼容的應用編程接口或版本。驗證工作所花的時間仍要比設計本身多得多。

　　SystemVerilog語言消除了這些障礙，并將設計和驗證所需的語言組合成一種語言。而且，除了一個很小的例外(一個排外構造)外，SystemVerilog還是Verilog 2001的一個超集。因此，目前的Verilog用戶使用SystemVerilog應該是沒有任何問題的。SystemVerilog一問世就擁有很大的安裝基數(shù)、以及大量承諾支持它的供應商，這一切都預示著SystemVerilog會有良好的市場接納前景。

　　SystemVerilog 與Verilog有許多重要的區(qū)別。首先，SystemVerilog提供了一個完整的仿真模型：它將每個時隙細分成11個有序的段，并規(guī)定了每個這樣的段內(nèi)必須發(fā)生的事件。這樣就可以避免在仿真包含反應性測試平臺、覆蓋率分析工具和相互作用的第三方C模型在內(nèi)的模型時發(fā)生某些不確定性。 SystemVerilog可以提供設計師最需要的很好的確定性。

　　第二，像C++語言所具有的一些功能，包括結構、類、C數(shù)據(jù)類型、動態(tài)存儲器分配和動態(tài)進程等，使SystemVerilog更適合測試平臺的開發(fā)和系統(tǒng)級建模。第三，仿真和靜態(tài)驗證工具可以使用相同的聲明集合。

　　最后，還需要說明的是，接口在SystemVerilog中扮演著一個很重要的角色。接口可以被單獨定義，可以包含有關它們行為的聲明，還可以在整個設計中復用。因此所產(chǎn)生的代碼更緊湊，具有更好的可讀性和魯棒性。