連續(xù)脈沖信號延遲線的實現(xiàn)

1 引言

在延遲控制系統(tǒng)及目標(biāo)跟蹤仿真測試系統(tǒng)等應(yīng)用系統(tǒng)中，要使用脈沖延遲器來實現(xiàn)脈沖信號延遲控制功能。傳統(tǒng)的延遲繼電器無法滿足大動態(tài)范圍、高精度以及高速實時控制等諸多系統(tǒng)要求?，F(xiàn)有的專用脈沖延遲器件（如ad9500/9501等）雖然在精度、速度方面可以保證，但對于比較大的動態(tài)范圍實現(xiàn)比較困難，而且在連續(xù)脈沖信號的延遲時間逐漸減小時，無法實現(xiàn)負(fù)增量延遲。針對以上問題，我們采用vhdl對cpld進行編程，通過直接采樣法實現(xiàn)大范圍動態(tài)連續(xù)脈沖信號可控延遲功能。

2 系統(tǒng)功能

本系統(tǒng)擬定對頻率范圍在200～600khz的ttl電平脈沖序列進行延遲處理，延遲范圍600ns～170μs，分辨率為100ns。延遲精度<50ns，延遲量刷新周期大于脈沖信號周期但要小于1ms。

3 方案選擇

當(dāng)要處理的信號是單個脈沖信號或連續(xù)脈沖的脈沖間隔時間大于脈沖延遲時間時，延遲器只要一級緩沖，不必考慮脈沖串的多脈沖存儲和再生問題。這種情況下，可以根據(jù)不同精度的要求采用機械延遲（如：延時繼電器）、模擬延遲（如：積分延遲）和數(shù)字延遲（如：計數(shù)器）等手段。如果要無失真恢復(fù)脈沖信號，則必須有精確的脈寬測量和恢復(fù)電路。見圖1。

輸入連續(xù)脈沖是邏輯電平信號，所以，可以將連續(xù)脈沖串信號看作邏輯信號直接使用fifo進行采樣，采樣結(jié)果只有1和0兩種值，所以采樣結(jié)果只需要一位寬度的fifo進行存儲。為保證電路的精度，采樣速度可能比較高，采樣速度越高，所需要的fifo規(guī)模越大，對于本設(shè)計所要求的精度，即最大延遲170μs，延遲精度<50ns，則采樣周期必須小于25ns。選擇40mhz的采樣頻率，采樣周期為25ns，采樣精度±25ns。此時要求fifo的深度為170000/25=6800bit，為解決在延遲參數(shù)切換時造成的系統(tǒng)不連續(xù)性，尤其在延遲參數(shù)遞減時造成的系統(tǒng)信息無法恢復(fù)的問題，我們對奇數(shù)幀和偶數(shù)幀的信號分別進行延遲處理（設(shè)每一次延遲參數(shù)下的脈沖信號為一幀）。使用控制信號來分時選通兩種fifo進行清除和采樣以及信號輸出。

具體方案原理見圖2，fifo的數(shù)量為2個。用2個fifo輪流存儲脈沖的采樣值，延遲時間相同的脈沖存儲在同一個fifo中，延遲時間不同的脈沖存在不同的fifo中，延遲時間每刷新一次，存儲fifo切換一次。輸出信號由兩個fifo的輸出相或而得。

從圖2可以看出：該設(shè)計主要有切換控制、延遲時間控制、fifo等組成部分。信號由輸入端進入器件，經(jīng)切換開關(guān)，由切換控制選擇存儲fifo，直接采樣存儲到不同的fifo中去，由延遲控制器控制延遲時間，最后兩個fifo的輸出相或得到輸出脈沖。

用可編程器件進行設(shè)計時，應(yīng)采用自頂向下的設(shè)計方法，脈沖延遲電路的端口圖如圖3所示。首先，把系統(tǒng)劃為幾個模塊，再對各個模塊進行設(shè)計，完成電路設(shè)計。在設(shè)計脈沖延遲電路時，對電路模塊進行了劃分，分成了切換控制、延遲控制、存儲fifo等模塊，由各模塊之間的控制關(guān)系構(gòu)成了系統(tǒng)的結(jié)構(gòu)框圖如圖4所示。

端口說明：

·clk為系統(tǒng)時鐘，應(yīng)用于整個電路，輸入端口；

·reset為系統(tǒng)復(fù)位信號，高電平有效，輸入

·cs為延遲時間更新控制信號，控制延遲時間的改變，低電平有效，輸入端口；

·pulse為調(diào)制脈沖，被處理脈沖，輸入端口；

·timda[15..0]為延遲時間數(shù)據(jù)，延遲時間的大小由此信號得到，為16位數(shù)據(jù)線，輸入端口；

·outpulse為調(diào)制脈沖輸出信號，輸出延遲后的脈沖，輸出端口。

該方案設(shè)計的脈沖延遲電路由三類元件組成，分別是切換控制元件（ctrlfsm）、延遲控制元件（delayctrl）、存儲單元（lpfifo）。下面對各元件進行設(shè)計：

ctrlfsm 該元件為時序邏輯電路，可設(shè)計成有限狀態(tài)機。狀態(tài)轉(zhuǎn)移圖如圖5所示：首先，一個同步復(fù)位信號使該狀態(tài)機進入空閑態(tài)（idle）。當(dāng)cs信號有效后，在下一個時鐘周期進入decision狀態(tài)，再根據(jù)ab1信號分別進入channela或channelb狀態(tài)，判斷并發(fā)選擇信號。當(dāng)pulse有效時進入last狀態(tài)，進行切換，切換后，等待cs無效，以便返回空閑狀態(tài)。

delayctrl 延遲時間控制元件完成延遲時間的刷新和延遲時間的定時控制，由一個有限狀態(tài)，計數(shù)器完成定時。定時計數(shù)器為簡單的16位計數(shù)器，設(shè)計比較簡單，在此不再贅述。這里只介紹一下延遲控制器的設(shè)計，其狀態(tài)轉(zhuǎn)移圖如圖6所示。延時控制器包括三個狀態(tài)：空閑狀態(tài)（idle）、延遲時間刷新狀態(tài)（indata）、延時狀態(tài)（countstar）。

lpfifo 存儲單元可以自己設(shè)計，也可以調(diào)用已有參數(shù)化lpm模塊。為簡化設(shè)計，提高器件的利用率，本方案中直接調(diào)用lpm模塊，具體調(diào)用過程可由軟件生成。

綜上所述，可以寫出脈沖延遲電路的實體說明如下（vhdl語言）：

5 系統(tǒng)仿真

完成設(shè)計后，用max+plus ii軟件進行后仿真，仿真結(jié)果如圖7所示。

6 結(jié)束語

本設(shè)計不同于現(xiàn)有的延遲電路，它可以對實時連續(xù)信號進行大范圍動態(tài)延遲，不但可以實現(xiàn)正增量延遲，更重要的是可以實現(xiàn)負(fù)增量動態(tài)延遲，這為雷達回波模擬提供了可能，同時延遲范圍不局限于通常延遲電路小于一個脈沖周期的延遲時間，在不丟失脈沖的前提下，實現(xiàn)了多周期大范圍動態(tài)延遲。該方法不但可以完成ttl電平信號的大范圍動態(tài)延遲，而且只要適當(dāng)增加位深度，就可以將該方法用于對模擬信號進行采樣延遲，為各種信號大范圍實時動態(tài)延遲提供了很好的思路。