基于AD6644的中頻數(shù)字處理模塊的設(shè)計

隨著高速ａ／ｄ轉(zhuǎn)換技術(shù)和ｄｓｐ技術(shù)的發(fā)展，中頻數(shù)字處理技術(shù)亦得到發(fā)展。中頻數(shù)字處理技術(shù)是提高現(xiàn)代通信接收機性能的重要技術(shù)之一。作為中頻數(shù)字處理的核心器件，早期的ａ／ｄ轉(zhuǎn)換器由于速度和精度的限制，難以滿足中頻數(shù)字接收機高速數(shù)字化的要求。本文將以基于軟件無線電技術(shù)的差分跳頻電臺中頻數(shù)字接收機為例，給出一種基于新型ａｄｃ器件－ａｄ６６４４的中頻數(shù)字處理模塊的設(shè)計方案。

１系統(tǒng)總體結(jié)構(gòu)設(shè)計

本方案的中頻數(shù)字接收系統(tǒng)結(jié)構(gòu)如圖１所示。因差分跳頻系統(tǒng)是一種異步跳頻系統(tǒng)，省去了同步電路，結(jié)構(gòu)得以簡化。該系統(tǒng)主要由射頻前端、中頻預(yù)處理和中頻數(shù)字處理三部分組成。系統(tǒng)主要功能為：工作在短波頻段（２～３０ｍｈｚ），對跳頻速率為５０００跳／ｓ、帶寬為２．５６ｍｈｚ的信號進行不低于１２ｂｉｔ的采樣，以合適的數(shù)據(jù)率送入ｄｓｐ，然后由ｄｓｐ完成各種算法處理。

射頻信號先經(jīng)過２～３０ｍｈｚ的前置濾波放大電路放大。為了有效抑制組合頻率干擾和副波道干擾，本系統(tǒng)的中頻預(yù)處理部分采用高中頻方案３。信號經(jīng)濾波放大后，再經(jīng)二次下變頻得到５．１２ｍｈｚ的低中頻信號。該信號經(jīng)帶通濾波放大電路后，進入ａ／ｄ采樣。為了保證不發(fā)生頻譜混疊，設(shè)計ａｄｃ的采樣速率為８倍于信號帶寬，即２０．４８ｍｈｚ。關(guān)于二中頻選擇及采樣速率的確定，請參見參考文獻３，這里不再贅述。采樣后的數(shù)據(jù)率達到１４ｂｉｔ×２０．４８ｍｈｚ＝２８６．７２ｍｂｉｔ／ｓ，經(jīng)ｆｉｆｏ緩沖后，送入ｄｓｐ進行正交變換、ｆｆｔ、頻點識別和解跳、信道譯碼等處理。下面著重就中頻數(shù)字處理模塊的硬件實現(xiàn)進行詳細說明。

２中頻數(shù)字處理模塊硬件電路設(shè)計

由圖１可以看出，中頻數(shù)字處理模塊的主要功能是對５．１２ｍｈｚ中頻的帶通信號進行ａ／ｄ轉(zhuǎn)換，將采樣數(shù)據(jù)經(jīng)緩沖送入ｄｓｐ進行處理。硬件設(shè)計主要包括ａｄｃ、ｆｉｆｏ、ｄｓｐ三種器件的使用以及它們之間的兩個接口，下面分別介紹。

2.1 ａｄｃ器件

ａｄｃ的采樣率要求２０．４８ｍｈｚ。對于２～３０ｍｈｚ的ｈｆ信號，在該采樣速率下，要求ａｄｃ器件的動態(tài)范圍達到６０～９０ｄｂ。美國ａｄ公司的ａｄ６６４４是理想的選擇。

ａｄ６６４４是一種具有１４位精度、最高采樣率為６５ｍｓｐｓ的ａ／ｄ轉(zhuǎn)換器。主要特性有：多音無雜散動態(tài)范圍（ｓｆｄｒ）達到１００ｄｂ，典型ｓｎｒ為７４ｄｂ，功率耗散為１．３ｗ，數(shù)字采樣輸出為２的補碼格式，并且有數(shù)據(jù)輸出指示信號ｄｒｙ。

ａｄ６６４４片上提供了采樣保持電路和基準(zhǔn)電位，使其能成為一個完整的ａ／ｄ轉(zhuǎn)換解決方案。ａｄ６６４４的轉(zhuǎn)換靈敏度達到１３４μｖ，在奈奎斯特帶寬上獲得了１００ｄｂ的ｓｆｄｒ，大大增強了當(dāng)其輸入端存在雜散分量時從中檢測出有用小信號的能力，這種突破性的改進放寬了多模數(shù)字接收機（軟件無線電）的性能瓶頸。ａｄ６６４４內(nèi)部采用三級子區(qū)式轉(zhuǎn)換結(jié)構(gòu)，既保證了精度又降低了功耗。其內(nèi)部結(jié)構(gòu)框圖如圖２所示。

2.1.1 采樣電路

ａｄ６６４４的采樣時鐘要求質(zhì)量高且相位噪聲低，如果時鐘信號抖動較大，信噪比容易惡化，很難保證１４位的精度。為了優(yōu)化性能，ａｄ６６４４的采樣時鐘信號采用差分形式。時鐘信號可通過一個變壓器或電容交流耦合到ｅｎｃｏｄｅ和ｅｎｃｏｄｅ引腳，這兩個引腳在片內(nèi)被偏置，無需外加偏置電路。為了提高時鐘信號的差分輸入質(zhì)量，本設(shè)計采用了ｍｏｔｏｒｏｌａ公司的低壓差分接收芯片ｍｃ１００ｌｖｅｌ１６。整個ａｄ６６４４的采樣電路如圖３所示。由于采樣電路的性能關(guān)系到最后的采樣精度，所以在布線時，應(yīng)保證從晶振到時鐘輸入腳距離盡量短，采樣電路與其它數(shù)字電路盡量隔離。在整個采樣電路下應(yīng)大面積輔銅接地，以降低可能受到的電磁干擾，同時也可降低對其它電路的干擾。

2.1.2 模擬信號輸入

作為新型的高速、大動態(tài)范圍ａｄｃ，ａｄ６６４４的模擬信號輸入也要求差分形式。這樣在模擬信號階段，差分信號可以濾掉偶次諧波分量、共模的干擾信號（如由電源和地引入的噪聲），對晶振的反饋信號也有很好的濾波作用，有利于提高ａｄ６６４４性能。

ａｄ６６４４的模擬輸入電壓在芯片內(nèi)部被偏置到２．４ｖ，驅(qū)動ａｄ６６４４的模擬信號通過交流耦合送進輸入端。ａｄ６６４４的差分輸入阻抗為１ｋω，差分輸入電壓的峰－峰值為１．１ｖ，所以模擬輸入的功率為－２ｄｂｍ，這大大簡化了模擬信號驅(qū)動放大電路。充分利用ａｄ６６４４輸入阻抗高的優(yōu)點，根據(jù)變壓器阻抗變換和最佳阻抗匹配理論，在實際應(yīng)用中可采用如圖４所示的參考電路，則信號輸入端可接匹配阻抗為５０ω、滿量程驅(qū)動功率約為４．８ｄｂｍ的模擬信號源。變壓器次級的串聯(lián)電阻起隔離和限流作用。

2.1.3 應(yīng)用注意事項

ａｄ６６４４的供電電源必須穩(wěn)定性好，由于電源的高頻分量容易產(chǎn)生輻射，所以在靠近ａｄ６６４４各電源引腳的地方，應(yīng)放置０．１μｆ的去耦電容。為了防止高速的數(shù)字輸出變化將開關(guān)電流耦合進模擬電源，ａｄ６６４４的數(shù)字電源和模擬電源應(yīng)該分開。模擬電源應(yīng)該在５ｖ±５％的范圍內(nèi)，數(shù)字電源應(yīng)為３．３ｖ，同時盡可能地靠近電源放置０．１～０．０１μｆ的陶瓷電容來進行高頻濾波，并聯(lián)放置１０μｆ的鉭電容濾除低頻噪聲。

為了很好地接收ａｄ６６４４的數(shù)字輸出信號，應(yīng)盡量減小容性負載。ａｄ６６４４的數(shù)字輸出有一個固定的輸出轉(zhuǎn)換擺率（１ｖ／ｎｓ），一個典型的ｃｍｏｓ門加上布線約有１０ｐｆ的電容，因此每ｂｉｔ的轉(zhuǎn)換會有１０ｍａ（１０ｐｆ×１ｖ／１ｎｓ）的動態(tài)電流出入器件，一個滿量程的轉(zhuǎn)換動態(tài)電流最大可能達１４０ｍａ（１４ｂｉｔ×１０ｍａ／ｂｉｔ）。在實際應(yīng)用中，每條數(shù)據(jù)輸出線上應(yīng)放置１００ω電阻，目的是要盡量限制這些電流流入接收器件。另外還應(yīng)注意，額外的容性負載會增加傳輸時延，要滿足數(shù)字輸出的時延要求，容性負載應(yīng)限制在１０ｐｆ以內(nèi)。

2.2 ｆｉｆｏ器件

ａｄ６６４４輸出的數(shù)據(jù)率高達２８６．７２ｍｂｉｔ／ｓ。如此高的數(shù)據(jù)率，如果直接用ｄｓｐ的ｅｍｉｆ接口接收，會使ｄｓｐ負荷過重。此外，如果存儲控制系統(tǒng)不能及時地接收數(shù)據(jù)，上次的數(shù)據(jù)會馬上被下次的數(shù)據(jù)更新，造成數(shù)據(jù)丟失，因此必須采用高速緩存。目前常用的緩存多為ｆｉｆｏ、ｓｒａｍ及雙口ｒａｍ等。雙口ｒａｍ和ｓｒａｍ存儲量較大，但必須配以復(fù)雜的地址發(fā)生器。對于ｆｉｆｏ芯片，數(shù)據(jù)順序進出，且允許數(shù)據(jù)以不同的速率寫入和讀出，并且外圍電路簡單，所以本設(shè)計選用ｔｉ公司的觸發(fā)式ｆｉｆｏ ｓｎ７４ａｃｔ７８０４作為數(shù)據(jù)緩存。

ｓｎ７４ａｃｔ７８０４是一種高速的５１２×１８ｂｉｔ的ｆｉｆｏ器件，存取速度最高可達５０ｍｈｚ，數(shù)據(jù)訪問時間可達１５ｎｓ。數(shù)據(jù)在ｌｄｃｋ的上升沿寫入，在ｕｎｃｋ的上升沿讀出。ｆｉｆｏ的狀態(tài)可通過狀態(tài)位：滿（／ｆｕｌｌ）、空（／ｅｍｐｔｙ）、半滿（ｈｆ）以及近空／近滿（ａｆ／ａｅ）獲得。ｓｎ７４ａｃｔ７８０４只能上電復(fù)位。

2.3 ｄｓｐ器件

由于ａｄｃ的高數(shù)據(jù)率輸出，用ｄｓｐ進行實時處理會有很大壓力。在ｄｓｐ進行運算之前，必須先進行數(shù)字下變頻以降低數(shù)據(jù)率。通過對ｄｓｐ算法運算量的整體分析，ｔｉ公司的ｔｍｓ３２０ｃ６２０１可滿足設(shè)計需要。作為定點ｄｓｐ，ｔｍｓ３２０ｃ６２０１主頻可達２００ｍｈｚ，處理速度可達１６００ｍｉｐｓ，并且它的外部存儲器接口（ｅｍｉｆ）支持各種同步和異步存儲器，對ｆｉｆｏ有很好的支持。

2.4 硬件接口設(shè)計

為了保證ａｄ６６４４的采樣輸出信號準(zhǔn)確、高效地送入ｄｓｐ，在ａｄｃ與ｄｓｐ之間將兩片ｆｉｆｏ并列，構(gòu)成雙ｆｉｆｏ緩沖結(jié)構(gòu)，并以３２ｂｉｔ總線寬度連接到ｄｓｐ的ｅｍｉｆ接口，具體連接如圖５所示。通過這種接口設(shè)計，在充分利用ｅｍｉｆ的３２ｂｉｔ數(shù)據(jù)線寬度的同時，又巧妙地實現(xiàn)了采樣數(shù)據(jù)的奇偶分離，為ｄｓｐ的數(shù)字濾波和ｆｆｔ運算提供了方便。

首先介紹ａｄｃ與ｆｉｆｏ的接口。ａｄ６６４４的１４位采樣信號輸出ｄ１３０與兩個ｆｉｆｏ的數(shù)據(jù)輸入ｄ１５０相連（ｆｉｆｏ的ｄ１５和ｄ１４懸空），ｄｒｙ信號經(jīng)二分頻后，一路連接低１６位ｆｉｆｏ１的ｌｄｃｋ引腳，另一路經(jīng)“非”門反相后連接ｆｉｆｏ２的ｌｄｃｋ引腳， ｄｒｙ腳輸出的是ｅｎｃｏｄｅ信號的同頻反向延遲信號。從時序圖圖６中可以看出，在ｄｒｙ的上升沿處，采樣信號ｄ１３０準(zhǔn)備輸出，ｄｒｙ信號可準(zhǔn)確地作為后續(xù)ｆｉｆｏ的觸發(fā)存儲時鐘信號。經(jīng)二分頻后的ｄｒｙ信號在上升沿處交替觸發(fā)ｆｉｆｏ１和ｆｉｆｏ２的寫時鐘，將奇偶采樣信號分別存入不同的ｆｉｆｏ。

接著介紹ｆｉｆｏ與ｅｍｉｆ的接口。對于讀ｆｉｆｏ的操作，這里用到ｅｍｉｆ異步存儲器控制信號：輸出使能ａｏｅ和讀使能ａｒｅ、ｃｅｎ是外部空間選擇信號。從圖中邏輯關(guān)系可看出，當(dāng)ａｏｅ與ｃｅｎ都有效時，ｏｅ有效，片選使能兩個ｆｉｆｏ。當(dāng)ｃｅｎ和ａｒｅ同時有效時，ｕｎｃｋ無效，待讀出的數(shù)據(jù)在此時進行初始化，隨后ａｒｅ會跳變?yōu)檎娖剑搐?，使ｕｎｃｋ產(chǎn)生上升沿，ｆｉｆｏ中數(shù)據(jù)被讀出。圖中兩個ｆｉｆｏ的半滿信號ｈｆ經(jīng)過一個“與”門連接至ｄｓｐ外部中斷引腳ｅｘｔ＿ｉｎｔ，在運行中不斷檢測ｈｆ管腳狀態(tài)。當(dāng)兩個ｆｉｆｏ皆達到半滿時，“與”門輸出由低變高，上升沿觸發(fā)ｄｓｐ外部中斷ｅｘｔ＿ｉｎｔ。ｄｓｐ啟動ｄｍａ（直接存儲器存?。┮酝话l(fā)的方式讀?。妫椋妫飻?shù)據(jù)。ｆｉｆｏ１中數(shù)據(jù)作為低１６位，ｆｉｆｏ２中數(shù)據(jù)作為高１６位，合并為３２位數(shù)據(jù)讀入ｄｓｐ內(nèi)部存儲空間。
　　有一個問題值得注意，兩個ｆｉｆｏ在本次讀取完成之前，有可能再次達到半滿狀態(tài)，使得“與”門提前產(chǎn)生上升沿，而當(dāng)本次讀取完成后，“與”門輸出已保持為高電平，不會再產(chǎn)生上升沿來觸發(fā)新的中斷，而中斷是靠上升沿觸發(fā)的，所以會導(dǎo)致傳輸停止。為了解決這個問題，將ｄｓｐ計時器的ｔｉｎｐ０管腳配置為通用ｉ／ｏ口，也與“與”門輸出相（接上頁）連，用來輔助檢測ｆｉｆｏ的半滿狀態(tài)。這樣當(dāng)本次讀操作完成時，如果檢測ｔｉｎｐ０口為“１”，說明ｆｉｆｏ又一次都達到半滿，則再次啟動ｄｍａ進行數(shù)據(jù)傳輸。因此，在程序設(shè)計進入外部ｅｘｔ＿ｉｎｔ中斷服務(wù)程序時，首先屏蔽ｅｘｔ＿ｉｎｔ，保證在本次ｄｍａ傳輸中不對中斷的任何觸發(fā)做出響應(yīng)，然后啟動ｄｍａ進行本次數(shù)據(jù)傳輸，完成本次傳輸后，發(fā)送一個幀傳輸結(jié)束信號到ｃｐｕ，ｄｍａ傳輸中斷。在此ｄｍａ中斷服務(wù)程序中，檢測ｔｉｎｐ０，如果為高電平，便再次啟動ｄｍａ傳輸；否則使能中斷ｅｘｔ＿ｉｎｔ，等待“與”門的下一次上升沿觸發(fā)。這種中斷與輪詢方式的雙重機制保證了數(shù)據(jù)傳輸?shù)目煽啃浴?

3 布線調(diào)試經(jīng)驗及結(jié)論

由于本模塊涉及模數(shù)混合的高速電路設(shè)計，所以電路板應(yīng)嚴格分為模擬區(qū)和數(shù)字區(qū)，以ａｄｃ作為兩區(qū)的交界。內(nèi)層地也應(yīng)相應(yīng)分為數(shù)字地和模擬地，并在ａｄｃ附近通過磁珠在一點相連，以消除數(shù)字地對模擬地的干擾。ａｄｃ的時鐘與模擬信號的輸入應(yīng)盡量隔離，晶振放置應(yīng)盡量遠離供電電路。對于ｆｉｆｏ，為了使ｌｄｃｋ、ｕｎｃｋ、ｈｆ、ｒｅｓｅｔ等信號正確且波形良好，保證數(shù)據(jù)的讀取不會產(chǎn)生丟失和誤讀，應(yīng)減少對這些信號線的干擾，可采取走線適當(dāng)加粗、加信號包地的措施。在實際調(diào)試過程中發(fā)現(xiàn)，由于ａｄ６６４４的ｄｒｙ信號輸出的驅(qū)動能力較小，使得ｆｉｆｏ數(shù)據(jù)有時發(fā)生漏讀現(xiàn)象。采用門電路進行整形和驅(qū)動，漏讀現(xiàn)象可得到解決。

本設(shè)計通過少量集成芯片輔以很少的分立元件，實現(xiàn)了中頻數(shù)字處理模塊的功能，并且精度和可靠性都有一定的保證。在ａｄｃ與ｄｓｐ之間通過奇偶數(shù)據(jù)分離的ｆｉｆｏ緩沖接口，在降低數(shù)據(jù)率的同時，還能為后續(xù)多相濾波等算法提供奇偶分離。經(jīng)過調(diào)試，該接收系統(tǒng)在輸入中頻為５．１２ｍｈｚ、帶寬為２．５６ｍｈｚ的模擬信號時，其采樣精度可保證在１２位以上，滿足了ｄｓｐ信號處理的要求。