基于51單片機(jī)與CPLD/FPGA接口邏輯設(shè)計(jì)

圖1 總線(xiàn)

（2）節(jié)省CPLD芯片的I/O口線(xiàn)。如圖二所示，如果將圖中的譯碼器DECODER設(shè)置足夠的譯碼輸出，并安排足夠的鎖存器，就能僅通過(guò)19根o口線(xiàn)在FPGW與單片機(jī)之間進(jìn)行各種類(lèi)型的數(shù)據(jù)與控制信息交換。

圖2 CPLD芯片I/O口線(xiàn)

（3）相對(duì)于非總線(xiàn)方式，單片機(jī)編程簡(jiǎn)捷，控制可靠。

（4）在CPLD/FPGA中通過(guò)邏輯切換，單片機(jī)易于與SRAM或ROM接口。這種方式有許多實(shí)用之處，如利用類(lèi)似于微處理器系統(tǒng)的DMA的工作方式，首先由CPLD/FPGA與接口的高速A/D等器件進(jìn)行高速數(shù)據(jù)采樣，并將數(shù)據(jù)暫存于SRAM中，采樣結(jié)束后，通過(guò)切換，使單片機(jī)與SRAM以總線(xiàn)方式進(jìn)行數(shù)據(jù)通信，以便發(fā)揮單片機(jī)強(qiáng)大的數(shù)據(jù)處理能力。

單片機(jī)與CPLD/FPGA以總線(xiàn)方式通信的邏輯設(shè)計(jì)，重要的是要詳細(xì)了解單片機(jī)的總線(xiàn)讀寫(xiě)時(shí)序，根據(jù)時(shí)序圖來(lái)設(shè)計(jì)邏輯結(jié)構(gòu)。圖一是MCS-51系列單片機(jī)的時(shí)序圖，其時(shí)序電平變化速度與單片機(jī)工作時(shí)鐘頻率有關(guān)。圖中，ALE為地址鎖存使能信號(hào)，可利用其下降沿將低8位地址鎖存于CPLD/FPGA中的地址鎖存器（LATCH_ADDRES）中；當(dāng)ALE將低8位地址通過(guò)P0鎖存的同時(shí)，高8位地址已穩(wěn)定建立于P2口，單片機(jī)利用讀指令允許信號(hào)PSEN的低電平從外部ROM中將指令從P0口讀入，由時(shí)序圖可見(jiàn)，其指令讀入的時(shí)機(jī)是在PSEN的上升沿之前。接下來(lái)，由P2口和P0口分別輸出高8位和低8位數(shù)據(jù)地址，并由ALE的下降沿將P0口的低8位地址鎖存于地址鎖存器。若需從CPLD/FPGA中讀出數(shù)據(jù)，單片機(jī)則通過(guò)指令“MOVXA，@DPTR”使 RD信號(hào)為低電平，由P0口將圖二中鎖存器LATCH_IN1中的數(shù)據(jù)讀入累加器A；但若欲將累加器A的數(shù)據(jù)寫(xiě)進(jìn)CPLD/FPGA，則需通過(guò)指令 “MOVX ·DPTR，A”和寫(xiě)允許信號(hào)WR。這時(shí)，DPTR中的高8位和低8位數(shù)據(jù)作為高、低8位地址分別向P2和P0口輸出，然后由WR的低電平并結(jié)合譯碼，將累加器A的數(shù)據(jù)寫(xiě)入圖中相關(guān)的鎖存器。

獨(dú)立方式的接口設(shè)計(jì)方法比較簡(jiǎn)單，在此不擬做詳細(xì)介紹。下面介紹圖二所示的總線(xiàn)接口邏輯設(shè)計(jì)，其外部接口如圖三所示。

這是一個(gè)CPLD/FPGA與MCS-51系列單片機(jī)接口的VHDL電路設(shè)計(jì)。MCS-51以總線(xiàn)方式工作，例如，由8031將數(shù)據(jù)#5AH寫(xiě)入目標(biāo)器件中的第一個(gè)寄存器LATCH_OUT1的批令是：　　

MOV A，#5AH　　
MOV DPTR，#6FF5H　　
MOVX @DPTR，A

當(dāng)READY為高電平時(shí)，8031從目標(biāo)器件中的寄存器LATCH_IN1將數(shù)據(jù)讀入的指令是：　　

MOV DPTR，#9F7EH　　
MOVX A，@DPTR

以上介紹了MCS-51單片機(jī)與CPLD/FPGA接口邏輯設(shè)計(jì)的兩種接口方式，希望對(duì)從事單片機(jī)和CPLD/FPGA研發(fā)的朋友能有所啟發(fā)。