詳細(xì)講解Vivado設(shè)計(jì)套件帶來(lái)的益處

多維度分析布局器

Feist 解釋說(shuō)，上一代FPGA 設(shè)計(jì)套件采用單維基于時(shí)序的布局布線引擎，通過(guò)模擬退火算法隨機(jī)確定工具應(yīng)在什么地方布置邏輯單元。使用這類(lèi)工具時(shí)，用戶先輸入時(shí)序，模擬退火算法根據(jù)時(shí)序先從隨機(jī)初始布局種子開(kāi)始，然后在本地移動(dòng)單元，“盡量”與時(shí)序要求吻合。Feist 說(shuō)：“在當(dāng)時(shí)這種方法是可行的，因?yàn)樵O(shè)計(jì)規(guī)模非常小，邏輯單元是造成延遲的主要原因。但今天隨著設(shè)計(jì)的日趨復(fù)雜化和芯片工藝的進(jìn)步，互聯(lián)和設(shè)計(jì)擁塞一躍成為延遲的主因。采用模擬退火算法的布局布線引擎對(duì)低于100 萬(wàn)門(mén)的FPGA 來(lái)說(shuō)是完全可以勝任的，但對(duì)超過(guò)這個(gè)水平的設(shè)計(jì)，引擎便不堪重負(fù)。不僅僅有擁塞的原因，隨著設(shè)計(jì)的規(guī)模超過(guò)100萬(wàn)門(mén)，設(shè)計(jì)的結(jié)果也開(kāi)始變得更加不可預(yù)測(cè)。”

著眼于未來(lái)，賽靈思為Vivado 設(shè)計(jì)套件開(kāi)發(fā)了新型多維分析布局引擎，其可與當(dāng)代價(jià)值百萬(wàn)美元的ASIC布局布線工具中所采用的引擎相媲美。該新型引擎通過(guò)分析可以找到從根本上能夠最小化設(shè)計(jì)三維（時(shí)序、擁塞和走線長(zhǎng)度）的解決方案。Feist 表示：“Vivado設(shè)計(jì)套件的算法從全局進(jìn)行優(yōu)化，同時(shí)實(shí)現(xiàn)了最佳時(shí)序、擁塞和走線長(zhǎng)度，它對(duì)整個(gè)設(shè)計(jì)進(jìn)行通盤(pán)考慮，不像模擬退火算法只著眼于局部調(diào)整。這樣該工具能夠迅速、決定性地完成上千萬(wàn)門(mén)的布局布線，同時(shí)保持始終如一的高結(jié)果質(zhì)量（見(jiàn)圖1）。由于它能夠同時(shí)處理三大要素，也意味著可以減少重復(fù)運(yùn)行流程的次數(shù)?！?BR>
圖1：與其它FPGA 工具相比，Vivado 設(shè)計(jì)套件能夠以更快的速度、更優(yōu)異的質(zhì)量完成各種規(guī)模的設(shè)計(jì)

為展現(xiàn)這種優(yōu)勢(shì)，賽靈思在ISE設(shè)計(jì)套件和Vivado 設(shè)計(jì)套件中用按鍵式流程方式同時(shí)運(yùn)行針對(duì)賽靈思Zynq-7000 EPP 仿真平臺(tái)開(kāi)發(fā)的原始RTL，同時(shí)將每種工具指向賽靈思世界最大容量的FPGA 器件——采用堆疊硅片互聯(lián)技術(shù)的Virtex-7 2000T FPGA。這樣Vivado 設(shè)計(jì)套件的布局布線引擎僅耗時(shí)5 個(gè)小時(shí)就完成了120 萬(wàn)邏輯單元的布局，而ISE 設(shè)計(jì)套件則耗時(shí)長(zhǎng)達(dá)13 個(gè)小時(shí)（圖2）。而且采用 Vivado 設(shè)計(jì)套件實(shí)現(xiàn)的設(shè)計(jì)擁塞明顯降低（設(shè)計(jì)中顯示為灰色和黃色的部分），器件占用面積較小，這說(shuō)明總體走線長(zhǎng)度縮短。Vivado 設(shè)計(jì)套件實(shí)現(xiàn)方案還體現(xiàn)出更出色的內(nèi)存編譯效率，僅用9GB就實(shí)現(xiàn)設(shè)計(jì)要求的內(nèi)存，而ISE 設(shè)計(jì)套件則用了16GB。

Feist 表示：“從本質(zhì)上來(lái)說(shuō)，你看到的就是Vivado 設(shè)計(jì)套件在滿足所有約束條件下，實(shí)現(xiàn)整個(gè)設(shè)計(jì)只需占用3/4 的器件資源。這意味著用戶可以為自己的設(shè)計(jì)添加更多的邏輯功能和片上存儲(chǔ)器，甚至可以采用更小型的器件。”

圖2：Vivado 設(shè)計(jì)套件的多維分析算法可創(chuàng)建專(zhuān)門(mén)針對(duì)最佳時(shí)序、擁塞和走線長(zhǎng)度（而不僅僅只是針對(duì)最佳時(shí)序）優(yōu)化的布局。

功耗優(yōu)化和分析

當(dāng)今時(shí)代，功耗是FPGA設(shè)計(jì)中最關(guān)鍵的環(huán)節(jié)之一。因此，Vivado設(shè)計(jì)套件的重點(diǎn)就是專(zhuān)注于利用先進(jìn)的功耗優(yōu)化技術(shù)，為用戶的設(shè)計(jì)提供更大的功耗降低優(yōu)勢(shì)。“我們?cè)诩夹g(shù)上采用了目前在ASIC工具套件中可以見(jiàn)到的先進(jìn)的時(shí)鐘門(mén)控制技術(shù)，通過(guò)該技術(shù)可以擁有設(shè)計(jì)邏輯分析的功能，同時(shí)消除不必要的翻轉(zhuǎn)”Feist表示“具體來(lái)說(shuō)，新的技術(shù)側(cè)重于翻轉(zhuǎn)因子‘a(chǎn)lpha’，它能夠降低30%的動(dòng)態(tài)功耗”Feist說(shuō)，賽靈思去年在ISE設(shè)計(jì)套件中開(kāi)始應(yīng)用該技術(shù)，并一直沿用至今。Vivado將繼續(xù)加強(qiáng)這一技術(shù)的應(yīng)用。

此外，有了這一新的可擴(kuò)展的數(shù)據(jù)共享模型，用戶可以在設(shè)計(jì)流程的每一個(gè)階段得到功耗的估值，從而可以在問(wèn)題發(fā)展的前期就能預(yù)先進(jìn)行分析，從而能夠在設(shè)計(jì)流程中，先行解決問(wèn)題。