利用FPGA實現(xiàn)的任意波形發(fā)生器的研究設(shè)計

　　地址分配模塊采用一個3／8譯碼器來實現(xiàn)地址選通的功能，如圖4所示。

　　由于累加器的清零是當“clr”=1的時候，所以在與門后加一個反相器，而頻率寄存器清零的條件是“clr”=0，所以，就可以直接與門后相連即可。3／8譯碼器的使能端接VCC，G2AN和G2BN連起來接CS，作為整個任意波形發(fā)生器模塊的片選信號，當?shù)碗娖降臅r候選中，各模塊才開始工作。

　　地址鎖存模塊主要解決單片機P0口的分時復(fù)用問題。本設(shè)計選用的單片機為51系列單片機，其PO口既作為數(shù)據(jù)口，又作為地址總線的低8位，因此在使用時，需要將地址信號從分時復(fù)用的地址／數(shù)據(jù)總線中分離出來。本設(shè)計選用8D鎖存器7415373來作為地址鎖存器。當74LS373用作為地址鎖存器時，應(yīng)使OEN為低電平導(dǎo)通輸出，此時，鎖存使能端G為高電平時，輸出Q1～Q8狀態(tài)與輸入D1～D8狀態(tài)相同；當G發(fā)生負跳變時，輸入端數(shù)據(jù)D1～D8鎖入Q1～Q8。因此在使用74LS373時，51單片機的ALE信號可以直接與74LS373的G相連。

　　1．2 相位累加器設(shè)計

　　相位累加器用于對輸入頻率控制字進行累加運算，輸入頻率控制字決定輸出信號的頻率和頻率分辨率。因此相位累加器是整個DDS性能的關(guān)鍵部分。傳統(tǒng)的相位累加器是用1個加法器加1個D觸發(fā)器組成，調(diào)用其中的1個宏模塊設(shè)置成32位數(shù)據(jù)相加，再加另一個32位的宏模塊，就可以組成相位累加器。它在QuartusII軟件中的最高編譯頻率只有262．12 MHz，顯然不能滿足設(shè)計要求。其時序仿真如圖5所示。

　　通過仿真，當直接采用32 bit累加器的時候系統(tǒng)時鐘最大只能達到大約25 MHz，顯然是達不到要求的。從設(shè)計上看，它實質(zhì)上是一個帶反饋的32位加法器，把輸出數(shù)據(jù)作為另一路輸入數(shù)據(jù)和從單片機傳來的頻率控制連續(xù)相加，產(chǎn)生有規(guī)律的32位相位地址碼。一般位數(shù)小的累加器可以通過FPGA中的進位鏈得到快速高效的電路，但是進位鏈必須位于臨近的LE(邏輯單元)或LAB(邏輯陣列塊)中，長的進位鏈會減少供其他邏輯使用的布線資源，同時過長的進位鏈也會制約系統(tǒng)頻率的提高，所以進位鏈不能太長。因此，在相位累加器的設(shè)計中，要解決的難題是設(shè)法提高工作速度。為了解決速度難題，需從兩個方面進行改進。

　　1．2．1 改進的流水線結(jié)構(gòu)

　　在時序電路設(shè)計中為了提高速度，流水線結(jié)構(gòu)是一種常用的設(shè)計方法。對于累加器來講，流水線結(jié)構(gòu)就是把一個位數(shù)很長的加法拆分成N個位數(shù)較短的加法，在N個時鐘周期內(nèi)做完然后輸出運算結(jié)果，N就是流水線的級數(shù)。采用流水結(jié)構(gòu)以后由于加法器的字長變短了，對于FPGA來講加法器字長變短對工作頻率的提高是相當可觀的。當然，流水結(jié)構(gòu)的使用并不能無限制地提高電路的工作速度。因此對于不同的器件來說，采用多少級流水對性能的提升比較大這個要經(jīng)過仿真實驗才能得到一個比較肯定的值。

　　本文運用流水線結(jié)構(gòu)對相位累加器進行設(shè)計，當m=8、n=4的情況下，相位累加器的工作頻率是最高的，達到了約70 MHz。但是為了進一步提高工作頻率，還需要結(jié)合下面的并行進位方法。

　　1．2．2 并行進位加法器

　　DDS累加器電路的設(shè)計采用了流水線結(jié)構(gòu)，由8級4位加法器完成對32位控制字的累加。32位累加器的結(jié)果在送入相位幅度變化電路時，進行了高位截斷，只取高12位數(shù)據(jù)進行查表。因而，在8級的流水線結(jié)構(gòu)中，前5級4位加法器實際上只貢獻了進位，在設(shè)計時，前4級加法器采用了超前進位鏈，而高位加法器不僅要給出進位值，還要獲得加法的結(jié)果，因此采用了QuartusII自帶的宏模塊結(jié)構(gòu)。通過每一位的Pi、Gi和Ci-1值很容易求得該位進位值Ci。再與該位的和(Ai+Bi)相異或就得到最后的結(jié)果Si。即

　　采用上述結(jié)構(gòu)，極大地提高了累加器的工作速度，其功能仿真圖如圖6所示，從圖中可以看出，此4 bit超前進位加法器完全滿足4位全加器的邏輯功能。