基于Python 定點(diǎn)平方根的FPGA實(shí)現(xiàn)

作者：時(shí)間：2014-01-19 來(lái)源：網(wǎng)絡(luò)

英飛凌汽車(chē)電子生態(tài)圈
- 掃碼關(guān)注
  獲取最新最全汽車(chē)電子
  技術(shù)方案與實(shí)用技巧

FPGA 作為可編程的邏輯器件，它具有功耗低、便于修改、調(diào)試等特點(diǎn)，并能在上面實(shí)時(shí)完成大量的算法，平方根運(yùn)算作為信號(hào)和圖像處理中的常見(jiàn)算法，目前在FPGA上有許多實(shí)現(xiàn)，但是這些實(shí)現(xiàn)方法通常采用目前硬件設(shè)計(jì)中普遍采用的Verilog和VHDL語(yǔ)言進(jìn)行硬件設(shè)計(jì)，這種設(shè)計(jì)方法存在著仿真和校驗(yàn)效率低，對(duì)于復(fù)雜的算法和軟件設(shè)計(jì)者之間的溝通較為困難等問(wèn)題。

本文引用地址：http://m.butianyuan.cn/article/226797.htm

Python是一種簡(jiǎn)單易學(xué)并且功能強(qiáng)大的編程語(yǔ)言，并具有強(qiáng)大的軟硬件描述能力，MyHDL采用Python擴(kuò)展包的形式使其能支持硬件設(shè)計(jì)和仿真并在仿真結(jié)果符合要求后可將軟件算法自動(dòng)轉(zhuǎn)換為相應(yīng)的Verilog 或VHDL硬件描述。

本文試圖采用這種新的基于Python的軟硬件設(shè)計(jì)方法在FPGA上實(shí)現(xiàn)定點(diǎn)平方根。

1 方法

1.1 定點(diǎn)數(shù)表示

通常在FPGA 上的運(yùn)算可以采用定點(diǎn)和浮點(diǎn)兩種方式來(lái)實(shí)現(xiàn)，定點(diǎn)運(yùn)算和浮點(diǎn)運(yùn)算相比盡管數(shù)表示的范圍較小，設(shè)計(jì)較為復(fù)雜，但是速度較快，占用FPGA資源較小，本設(shè)計(jì)采用定點(diǎn)來(lái)完成。平方根的輸入為非負(fù)數(shù)，包括符號(hào)位為定點(diǎn)32位輸入，其中高16位為整數(shù)部分，低15位為小數(shù)部分，可以直接計(jì)算的平方根范圍為(65 536,0],結(jié)果采用32位輸出，最高位為符號(hào)位，接著的高8位為整數(shù)部分，低23位為小數(shù)部分。

1.2 平方根實(shí)現(xiàn)

平方根的FPGA實(shí)現(xiàn)方法很多，有的算法為了減少片上資源的使用，邏輯實(shí)現(xiàn)上盡量避免使用乘法，比如CORDIC,逐位計(jì)算，non-restoring 等，現(xiàn)在FPGA上通常都有硬件乘法器，可采用迭代法和泰勒級(jí)數(shù)展開(kāi)，本文采用泰勒級(jí)數(shù)展開(kāi)的方法，級(jí)數(shù)采用5級(jí)，系數(shù)采用3.15的定點(diǎn)表示形式，小數(shù)部分15位，整數(shù)部分2位為了保證后續(xù)計(jì)算結(jié)果不溢出，整個(gè)位寬為18位，計(jì)算公式如式(1)所示：

對(duì)于輸入x 位于(65 536,0]之間，由于數(shù)的范圍較大，通常進(jìn)行歸一化處理，采用的方法通過(guò)左移運(yùn)算去掉二進(jìn)制定點(diǎn)數(shù)的所有前導(dǎo)零，將輸入的數(shù)轉(zhuǎn)換為定點(diǎn)小數(shù)[0.5,1)之間，在完成平方根運(yùn)算之后，然后根據(jù)前導(dǎo)零個(gè)數(shù)的奇、偶性不同分別進(jìn)行去歸一化處理，原理如式(2)所示，將輸入數(shù)y 分為sx,s=2n,n 即為y 的二進(jìn)制前導(dǎo)零的個(gè)數(shù)。

整個(gè)過(guò)程的設(shè)計(jì)模塊如圖1所示。

1.3 Python軟硬件協(xié)同設(shè)計(jì)

基于Python 的軟硬件協(xié)同設(shè)計(jì)的過(guò)程如圖2 所示，由于本設(shè)計(jì)最終要在硬件上實(shí)現(xiàn)，在設(shè)計(jì)時(shí)Python的硬件設(shè)計(jì)部分采用MyHDL 可綜合子集，最后使用MyHDL的toVerilog()函數(shù)將MyHDL設(shè)計(jì)自動(dòng)轉(zhuǎn)換為相應(yīng)的Verilog 代碼，由于MyHDL 支持與Verilog 混合仿真，設(shè)計(jì)時(shí)的測(cè)試平臺(tái)可以重用，仿真速度和設(shè)計(jì)效率大大提高。在完成基于Python軟硬件設(shè)計(jì)并仿真正確之后，就可以回到進(jìn)行傳統(tǒng)的FPGA 設(shè)計(jì)流程，進(jìn)行后續(xù)的下載，綜合和測(cè)試工作。