Altera SoC FPGA架構(gòu)解析

如表2所示，Altera SoC支持處理器和FPGA的復(fù)位電路單獨(dú)工作。由系統(tǒng)設(shè)計(jì)人員決定是否在CPU復(fù)位時(shí)重新配置FPGA。而其他SoC FPGA則在處理器復(fù)位時(shí)必須重新配置。

表2.SoC FPGA中的CPU復(fù)位

靈活性是很多設(shè)計(jì)人員選擇使用FPGA的主要原因之一?？扇婢幊痰腟oC將設(shè)計(jì)靈活性擴(kuò)展到了系統(tǒng)級(jí)。選擇SoC FPGA時(shí)要考慮的三種體系結(jié)構(gòu)：處理器啟動(dòng)和FPGA配置優(yōu)先級(jí)可選、片內(nèi)FPGA接口、封裝引腳兼容。

處理器啟動(dòng)和FPGA配置的多種選擇——對(duì)靈活性的需求首先從啟動(dòng)開始。SoC FPGA中有三種:“CPU最先啟動(dòng)”方式;或者先配置FPGA，再通過FPGA邏輯啟動(dòng)CPU方式;以及完全獨(dú)立的處理器啟動(dòng)和FPGA配置機(jī)制的方式。目前，Altera SoC FPGA是唯一設(shè)計(jì)支持所有這三種選擇的ARM Cortex-A9處理器SoC FPGA。

靈活性也擴(kuò)展到片內(nèi)FPGA接口上。有時(shí)候應(yīng)用程序需要特性豐富的標(biāo)準(zhǔn)接口;有時(shí)候則要求簡單或者可定制接口。對(duì)于需要高級(jí)功能的應(yīng)用，SoC FPGA使用了ARM的AXI接口來連接處理器、硬核外設(shè)和FPGA邏輯。AXI標(biāo)準(zhǔn)使用成熟的業(yè)界標(biāo)準(zhǔn)，提供高速寬帶接口。但是，對(duì)于不需要AXI所有特性的IP內(nèi)核應(yīng)該怎樣呢?可擴(kuò)展特性更重要，又會(huì)怎樣呢?需求的一個(gè)極端可能是用戶定制的1000線接口;而另一個(gè)極端則只需要一條線來點(diǎn)亮LED或者讀取一個(gè)開關(guān)。

為滿足這種變化的需求，除了AXI接口，Altera SoC FPGA還支持Avalon存儲(chǔ)器映射(Avalon-MM)接口，以及Avalon流(Avalon-ST)接口。這些可擴(kuò)展的Altera接口標(biāo)準(zhǔn)非常適合要求較低或者其他的特殊功能需求。這樣，IP設(shè)計(jì)人員可以為每一功能選擇最優(yōu)接口。這也支持現(xiàn)有Altera FPGA客戶繼續(xù)使用現(xiàn)有的IP，不一定要移植到AXI。

封裝引腳兼容布局進(jìn)一步提高了設(shè)計(jì)、開發(fā)和實(shí)施階段的靈活性。開發(fā)人員很容易在具有不同邏輯密度的器件之間移植設(shè)計(jì)，這些Altera SoC器件有相同的封裝引腳布局。此外，開發(fā)人員可以在封裝引腳兼容布局范圍內(nèi)，在具有收發(fā)器和不具有收發(fā)器的器件之間進(jìn)行移植。為進(jìn)一步降低成本，提供無收發(fā)器版本，它支持雙核或者單核處理器。這些選擇使得一個(gè)印刷電路板平臺(tái)滿足了不同的成本和特性應(yīng)用。

3. 系統(tǒng)成本

目前發(fā)售的每一系統(tǒng)幾乎都面臨越來越高的成本壓力。而SoC FPGA是具有先進(jìn)特性的創(chuàng)新產(chǎn)品，Altera設(shè)計(jì)其SoC FPGA時(shí)同時(shí)考慮了組件和系統(tǒng)成本。一片SoC FPGA的成本要比其替代的組件低50%，同時(shí)也能夠降低系統(tǒng)成本。

當(dāng)考慮SoC FPGA成本時(shí)，應(yīng)重視三個(gè)關(guān)鍵方面：SoC中已經(jīng)集成了多少等效功能? 應(yīng)用需要高速收發(fā)器嗎?如果需要，需要多少? 相關(guān)的電源供電成本有多大?

SoC FPGA解決方案的集成度有多高? 取決于應(yīng)用，一片SoC FPGA會(huì)含有系統(tǒng)等效的處理器、所有外設(shè)、多個(gè)DSP、大量的片內(nèi)存儲(chǔ)器、高速收發(fā)器、時(shí)鐘管理以及豐富的定制邏輯。不管怎樣，都會(huì)有很多問題，如是否同時(shí)提供單核和雙核處理器版本;除了ARM處理器內(nèi)核，是否還集成了其他外設(shè);硬核存儲(chǔ)器控制器的數(shù)量;是否有集成鎖相環(huán)(PLL);是否可以通過配置選項(xiàng)來降低成本;是否需要為控制器分配其他的FPGA邏輯;是否有公共封裝引腳布局來優(yōu)化平臺(tái)成本等。

高速收發(fā)器是對(duì)設(shè)計(jì)成本有顯著影響的另一關(guān)鍵特性。Altera SoC FPGA在全系列產(chǎn)品線上提供高速收發(fā)器選擇。特別是，低端入門級(jí)器件以及容量最大的全功能器件都有高速收發(fā)器。高速收發(fā)器是PCIe等應(yīng)用的關(guān)鍵因素。否則，會(huì)需要外部接口元器件，這增加了系統(tǒng)材料成本(BOM)。另一方面，某些嵌入式設(shè)計(jì)不一定需要高速收發(fā)器，Altera提供不含有高速收發(fā)器的SoC FPGA型號(hào)，從而降低了SoC FPGA元器件成本。

電源電壓軌數(shù)量和容量對(duì)設(shè)計(jì)的成本和復(fù)雜度有非常明顯的影響。所有SoC FPGA都需要多個(gè)電壓軌，但是有的要比其他少很多。而且，某些SoC FPGA有嚴(yán)格的上電和關(guān)電順序控制，要采用更復(fù)雜——而且昂貴的電源供電。特別是，由于可能會(huì)出現(xiàn)各種掉電條件，導(dǎo)致很難進(jìn)行關(guān)電順序。理想情況是，最好能夠避免上電或者關(guān)電要求，特別是這些要求影響器件長期可靠性的時(shí)候。Altera SoC FPGA沒有任何上電或者關(guān)電順序要求。

4.電源

即使不是推動(dòng)因素，低功耗也成為很多設(shè)計(jì)中越來越重要的因素。在SoC FPGA器件之間進(jìn)行選擇時(shí)，與功耗相關(guān)的重要因素有三個(gè)：集成、低功耗模式、上電/關(guān)電順序要求。

通過集成降低功耗。如圖4所示，在一片SoC FPGA中集成處理器和FPGA元器件能夠把系統(tǒng)功耗降低10%到30%。I/O在器件之間傳送信號(hào)，通常需要較高的電壓，是應(yīng)用中最耗能的組件。

圖4.在一片SoC FPGA中集成處理器和FPGA減少了高功耗的芯片間I/O連接

低功耗模式。SoC FPGA具有各種低功耗和低成本特性。由于功耗的主要來源是器件的FPGA部分，因此，處理器系統(tǒng)和FPGA有分開獨(dú)立的電源平面非常重要。為降低功耗，處理器可以通過軟件控制將FPGA置于低功耗模式。

上電/關(guān)電順序要求。為保證器件的可靠性，或者確保某種上電狀態(tài)，硅片供應(yīng)商會(huì)提出特殊的上電和關(guān)電順序要求。上電順序要求是很常見的，而通過關(guān)電規(guī)范來保護(hù)器件卻很少見。這意味著，必須在電源上增加額外的電路，否則系統(tǒng)生產(chǎn)商會(huì)面臨長期可靠性問題。

對(duì)于有關(guān)電順序要求的器件，必須要非常小心，以避免每一電源軌失效，導(dǎo)致違反規(guī)范。這就要求采用比較模擬電路來監(jiān)視電壓軌，必須增加相應(yīng)的保護(hù)電路。為保證正確的關(guān)電順序，還需要有足夠的功率存儲(chǔ)。

Altera SoC FPGA內(nèi)置了內(nèi)部器件保護(hù)功能，因此，可以接受任意順序的上電或者關(guān)電。Altera的確推薦了上電順序，但只是作為系統(tǒng)電源供電設(shè)計(jì)人員的指南，幫助他們降低成本，并沒有任何可靠性含義。其他SoC FPGA供應(yīng)商的確有上電和關(guān)電順序要求，如果經(jīng)常違反，會(huì)導(dǎo)致器件的長期可靠性問題。

Altera SoC FPGA保證使I/O進(jìn)入三態(tài)，避免了電路板級(jí)驅(qū)動(dòng)競(jìng)爭問題。如果違反了上電順序要求，其他SoC FPGA供應(yīng)商器件不能保證這些。

而且，Altera SoC FPGA支持“熱插拔”，器件可以插入到已經(jīng)上電的電路板中。其他SoC FPGA供應(yīng)商并不提供這一功能。

5.未來發(fā)展路線圖

選擇新處理器體系結(jié)構(gòu)是關(guān)鍵的決定。供應(yīng)商的產(chǎn)品路線圖能否滿足未來應(yīng)用需求，突出系統(tǒng)優(yōu)勢(shì)，長期看系統(tǒng)是否具有競(jìng)爭優(yōu)勢(shì)，對(duì)此進(jìn)行評(píng)估非常重要?？紤]到較大的軟件投入，基本軟件能夠輕松移植到未來產(chǎn)品上也非常重要。因此，不僅要知道SoC供應(yīng)商在下一代產(chǎn)品上有哪些承諾，而且還要提出以下問題：

●在這一產(chǎn)品線上打算有多大規(guī)模的投入?

●今后對(duì)提高系統(tǒng)設(shè)計(jì)的競(jìng)爭力會(huì)有多大幫助?

●工具有沒有發(fā)展路線圖?

為滿足SoC FPGA的目標(biāo)應(yīng)用需求(通信基礎(chǔ)設(shè)施、工業(yè)、汽車、高性能計(jì)算、軍事、航空航天、醫(yī)療、多功能打印機(jī)，等等)，Altera制定了三代處理器發(fā)展路線圖，如圖5所示。

圖5.Altera SoC FPGA系列產(chǎn)品發(fā)展路線圖

發(fā)展路線圖從28 nm Cyclone V和Arria V SoC FPGA開始。在20 nm第二代，Arria 10 SoC FPGA處理器子系統(tǒng)仍然一樣，含有雙核ARM Cortex-A9 MPCore處理器。雙核ARM A9保持了軟件的兼容性，很容易進(jìn)行軟件移植，由于采用了20 nm工藝技術(shù)，處理器性能比第一代提高了87%。第二代還增強(qiáng)了安全特性和存儲(chǔ)器支持。Stratix 10 SoC FPGA中集成了四核ARM Cortex-A53處理器，第三代SoC FPGA處理器子系統(tǒng)進(jìn)一步提高了高端器件的性能。64位A53有效的提高了性能，同時(shí)仍然是低功耗器件。如果需要，四個(gè)內(nèi)核中的兩個(gè)可以運(yùn)行在32位模式下，以維持與第二代軟件的兼容性，而其他兩個(gè)內(nèi)核可以運(yùn)行在64位模式下，以支持新應(yīng)用。

所有硅片元器件發(fā)展路線圖的基礎(chǔ)都是硅片工藝技術(shù)。今天，大部分SoC FPGA都采用了28 nm硅片工藝進(jìn)行制造。工藝技術(shù)的下一主要發(fā)展方向是FinFET技術(shù)。

FinFET晶體管將溝道翻轉(zhuǎn)至側(cè)面，二維設(shè)計(jì)轉(zhuǎn)變?yōu)槿S設(shè)計(jì)，推動(dòng)了半導(dǎo)體行業(yè)的革命。這種新結(jié)構(gòu)的優(yōu)點(diǎn)在于密度更高、泄漏更小，有源功耗更低。Intel真正的引領(lǐng)了FinFET技術(shù)。Intel的第一代采用了22 nm，他們現(xiàn)在的第二代“三柵極”技術(shù)則在14 nm上實(shí)現(xiàn)。Altera SoC FPGA將在14 nm工藝節(jié)點(diǎn)上采用三柵極技術(shù)。

對(duì)于調(diào)試和開發(fā)工具，Altera與ARM達(dá)成了長期戰(zhàn)略合作關(guān)系。2012年12月，兩家公司宣布了獨(dú)家協(xié)議，共同開發(fā)ARM DS-5嵌入式軟件開發(fā)工具包，為Altera SoC FPGA提供FPGA自適應(yīng)調(diào)試功能。

與此同時(shí)，Altera在FPGA上采用了OpenCL標(biāo)準(zhǔn)，與目前的其他硬件體系結(jié)構(gòu)(CPU、GPU，等)相比，能夠大幅度提高性能，同時(shí)降低了功耗。OpenCL采用了擴(kuò)展ANSI C，與使用Verilog或者VHDL等底層硬件描述語言(HDL)的傳統(tǒng)FPGA開發(fā)方法相比，使用OpenCL標(biāo)準(zhǔn)、基于FPGA的異構(gòu)系統(tǒng)(CPU + FPGA)具有明顯的產(chǎn)品及時(shí)面市優(yōu)勢(shì)。