HDTV接收機(jī)中Viterbi譯碼器的FPGA實(shí)現(xiàn)
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2.1 譯碼器的整體實(shí)現(xiàn)方案
譯碼器的整體方案如圖2所示。
發(fā)端的數(shù)據(jù)經(jīng)由信道傳輸過來，經(jīng)過同步和信道估計(jì)，根據(jù)CSI信息對數(shù)據(jù)進(jìn)行維特比量化，將量化后的信息解內(nèi)交織后送入維特比解碼單元。
接收到前端的碼字后，首先須在發(fā)端的刪除位置上填充特定的虛假碼元，這一功能由Depuncture單元來完成。并由該單元產(chǎn)生量度計(jì)算禁止脈沖，送入主譯碼器，使譯碼器在譯碼時(shí)禁止對這些碼元作量度計(jì)算。
主譯碼器的譯碼輸出送到誤碼率監(jiān)控單元，通過對誤碼率的統(tǒng)計(jì)來判定數(shù)據(jù)是否為同步接收，同時(shí)將該信息送入自同步監(jiān)控單元，以供調(diào)整同步使用。當(dāng)整個(gè)譯碼系統(tǒng)同步后，將輸出一同步標(biāo)識，表示系統(tǒng)已經(jīng)同步，同時(shí)通過同步單元維持同步態(tài)。
2.2 譯碼器分模塊的實(shí)現(xiàn)
2.2.1 R＝1/2的維特比譯碼模塊
根據(jù)上述VB算法，對于一個(gè)軟判決譯碼器，應(yīng)具備以下幾部分：
(1)度量值寄存器：用來存儲(chǔ)各路徑的度量值。其前級還應(yīng)有一狀態(tài)發(fā)生器，產(chǎn)生64個(gè)狀態(tài)和分支值。
(2)累加器、比較器和判決器。分別用來進(jìn)行軟距離的累加，比較各路徑度量值的大小并選擇輸出信息元的值。
(3)路徑寄存器：用來存儲(chǔ)幸存路徑。
模塊設(shè)計(jì)如圖3示。
分支度量值計(jì)算部分，首先根據(jù)接收的軟判決信息計(jì)算出每一時(shí)刻各分支度量值，在Depuncture模塊輸出禁止脈沖的位置不能進(jìn)行度量值運(yùn)算。將該結(jié)果送入加比選電路，由表1所得的各狀態(tài)間轉(zhuǎn)移時(shí)的輸出分別累加分支度量，并利用比較和選擇電路得到留選路徑，把此信息送入路徑寄存器。當(dāng)路徑寄存器中64個(gè)狀態(tài)的路徑度量相等時(shí)，經(jīng)過大數(shù)判決電路輸出譯碼信息，送入下級的誤碼監(jiān)控和自同步電路。
2.2.2 Depuncture電路
在發(fā)端經(jīng)編碼和刪除后的數(shù)據(jù)具有大于1/2速率的數(shù)據(jù)率。為了不增加譯碼器的難度，采用如圖4所示結(jié)構(gòu)的Depuncture電路，把數(shù)據(jù)速率變回1/2，并在約定的位置插入虛假碼元。通過定時(shí)控制電路來確定插入虛假比特的時(shí)刻，同時(shí)產(chǎn)生禁止計(jì)算脈沖，與生成的并行數(shù)據(jù)一起送入下級。
2.2.3 自同步電路
在傳輸數(shù)據(jù)的過程中，以2/3碼率為例，它的傳輸序列格式為"X1Y1Y2"，即刪除了"X2"位置的碼元。在接收到的軟判決信息序列中，首先必須確定"X1"位置的數(shù)據(jù)，否則就無法確定插入虛假碼元的位置。而"X1"這一起始信息系統(tǒng)無法傳送，在本設(shè)計(jì)中自同步電路就是來完成捕獲"X1"這一功能的。如圖2后半部分所示，譯碼器先假定任一位置為"X1"，通過譯碼結(jié)果結(jié)合誤碼監(jiān)控來判斷是否同步，并把這一信息反饋給Depuncture電路，同步標(biāo)識SYN為高則表明電路同步，前級就會(huì)維持該同步；否則，前級電路將會(huì)繼續(xù)捕獲，直至電路同步。
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