串行接口LED數(shù)碼管及鍵盤管理ZLG7289A的原理與應(yīng)用

３．２ 帶有數(shù)據(jù)的指令

(１)下載數(shù)據(jù)且按方式０譯碼指令

該指令的格式如下：

該命令由二個(gè)字節(jié)組成。前半部分為指令，其中ａ２ ａ１ ａ０ 為位地址，ｄ０～ｄ３為數(shù)據(jù)。具體分配方式如表２所列。當(dāng)系統(tǒng)接收到此指令時(shí)(ＺＬＧ７２８９Ａ將按譯碼方式０進(jìn)行譯碼)具體的譯碼方式如表３所列。小數(shù)點(diǎn)的顯示可由ＤＰ位控制，ＤＰ為１時(shí)，小數(shù)點(diǎn)顯示，ＤＰ為０時(shí)，小數(shù)點(diǎn)不顯示。在該指令格式中，ｘ表示沒有影響。

表2 位地址分配表

表3 譯碼方式表

(２)下載數(shù)據(jù)且按方式１譯碼指令

這種指令與上一個(gè)指令基本相同。所不同的是，該指令的ｄ０～ｄ３對應(yīng)的數(shù)據(jù)位０ＡＨ～０ＦＨ分別為七段顯示中的Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ。該指令的具體格式如下：

(３) 讀鍵盤數(shù)據(jù)指令

該指令從ＺＬＧ７２８９Ａ讀出當(dāng)前的按鍵代碼，格式如下：

與其它指令不同的是，此命令的前一個(gè)字節(jié)０００１０１０Ｂ 為單片機(jī)傳送到ＺＬＧ７２８９Ａ的指令，而后一個(gè)字節(jié)ｄ０～ｄ７則為ＺＬＧ７２８９Ａ返回的按鍵代碼。 其范圍為０～３ＦＨ（無鍵按下時(shí)為０ｘＦＦ）。在此指令的前半段，ＺＬＧ７２８９Ａ 的ＤＡＴＡ 引腳處于高阻輸入狀態(tài)，可以用來接收來自微處理器的指令；在指令的后半段，ＤＡＴＡ 引腳從輸入狀態(tài)轉(zhuǎn)為輸出狀態(tài)，此時(shí)將輸出鍵盤代碼的值。故微處理器連接到ＤＡＴＡ 引腳的Ｉ／Ｏ口應(yīng)當(dāng)有一個(gè)從輸出態(tài)到輸入態(tài)的轉(zhuǎn)換過程。

當(dāng)ＺＬＧ７２８９Ａ檢測到有效的按鍵時(shí)，ＫＥＹ 腳將從高電平變?yōu)榈碗娖?，并一直保持到按鍵結(jié)束。在此期間，如果ＺＬＧ７２８９Ａ 接收到“讀鍵盤數(shù)據(jù)指令”，則輸出當(dāng)前按鍵的鍵盤代碼；如果在接收到“讀鍵盤數(shù)據(jù)指令”時(shí)沒有有效按鍵，ＺＬＧ７２８９Ａ將輸出ＦＦＨ（１１１１１１１１Ｂ）。

（４）其它指令

除以上幾個(gè)指令外，ＺＬＧ７２８９Ａ還具有下載數(shù)據(jù)但不譯碼、閃爍控制、消隱控制、段點(diǎn)亮指令、段關(guān)閉等指令，限于篇幅，此處不再詳述。

圖2

４　典型應(yīng)用

ＺＬＧ７２８９Ａ 的典型應(yīng)用電路如圖２所示，圖中，ＺＬＧ７２８９Ａ 應(yīng)連接共陰式數(shù)碼管，應(yīng)用中無需用到的數(shù)碼管和鍵盤可以不連接，因而可省去數(shù)碼管。此外，設(shè)置消隱屬性也不會(huì)影響鍵盤的使用。

由于ＺＬＧ７２８９采用的是循環(huán)掃描的工作方式，因此，如果采用普通的數(shù)碼管，亮度可能不夠，故應(yīng)采用高亮度或超高亮度的數(shù)碼管，且尺寸也不宜選的過大，一般字符高度不超過１ 英寸，如使用大型的數(shù)碼管，則應(yīng)選用適當(dāng)?shù)尿?qū)動(dòng)電路。

ＺＬＧ７２８９Ａ的ＲＥＳＥＴ復(fù)位端在一般情況下，可以直接和ＶＣＣ相連；而在需要較高可靠性的情況下，則可以連接外部復(fù)位電路或直接由ＭＣＵ 控制。在上電或ＲＥＳＥＴ 端由低電平變?yōu)楦唠娖胶?，通常要?jīng)過大約１８～２５ｍｓ的時(shí)間，ＺＬＧ７２８９Ａ才會(huì)進(jìn)入正常工作狀態(tài)。

圖3

５　應(yīng)用實(shí)例

圖３是以ＡＴ８９Ｃ５１單片機(jī)為例給出的ＺＬＧ７２８９Ａ與單片機(jī)的接口電路。圖中，ＡＴ８９Ｃ５１所用時(shí)鐘頻率為１２ＭＨｚ如果使用不同的ＣＰＵ時(shí)鐘頻率，則應(yīng)注意調(diào)整延時(shí)時(shí)間。下面給出的是該系統(tǒng)的部分程序：

；＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ＲＡＭ定義

ＢＩＴ_ＣＯＵＮＴ ＤＡＴＡ ０７ＦＨ

ＴＩＭＥＲ ＤＡＴＡ ０７ＥＨ

ＴＩＭＥＲ１ ＤＡＴＡ ０７ＤＨ

ＴＥＮ ＤＡＴＡ ０７ＣＨ

ＤＡＴＡ_ＩＮ ＤＡＴＡ ０２０Ｈ

ＤＡＴＡ_ＯＵＴ ＤＡＴＡ ０２１Ｈ

；＊＊＊＊＊＊＊＊＊＊＊＊＊＊Ｉ／Ｏ定義

ＤＡＴ ＢＩＴ Ｐ０．６ ;ＺＬＧ８２７９Ａ的 ＤＡＴＡ，連接ＡＴ８９Ｃ５１的Ｐ０．６

ＫＥＹ ＢＩＴ Ｐ０．７ ； ＺＬＧ８２７９Ａ的ＫＥＹ，連接ＡＴ８９Ｃ５１的Ｐ０．７

ＣＳ ＢＩＴ Ｐ０．４ ； ＺＬＧ８２７９Ａ的ＣＳ，連接ＡＴ８９Ｃ５１的Ｐ０．４

ＣＬＫ ＢＩＴ Ｐ０．５ ； ＺＬＧ８２７９Ａ的ＣＬＫ，連接ＡＴ８９Ｃ５１的Ｐ０．５

ＯＲＧ ００００Ｈ

ＡＪＭＰ ＳＴＡＲＴ

ＯＲＧ ００３０Ｈ

ＳＴＡＲＴ：ＭＯＶ ＳＰ，＃２ＦＨ ；堆棧定義

ＭＯＶ Ｐ１，＃１１０１１０１１Ｂ ；Ｉ／Ｏ初始化

ＭＯＶ ＴＩＭＥＲ，＃５０  ；２５ｍｓ定時(shí)

ＳＴＡＲＴ_ＤＥＬＡＹ： ＭＯＶ ＴＩＭＥＲ１，＃２５５

ＳＴＡＲＴ_ＤＥＬＡＹ１： ＤＪＮＺ ＴＩＭＥＲ１，ＳＴＡＲＴ_ＤＥＬＡＹ１

ＤＪＮＺ ＴＩＭＥＲ，ＳＴＡＲＴ_ＤＥＬＡＹ

ＭＯＶ ＤＡＴＡ_ＯＵＴ,＃１０１００１００Ｂ ;復(fù)位指令

ＣＡＬＬ ＳＥＮＤ ；發(fā)指令到ＺＬＧ８２７９Ａ

ＳＥＴＢ ＣＳ ;恢復(fù)ＣＳ高電平

ＭＡＩＮ:ＪＢ ＫＥＹ,ＭＡＩＮ ;是否有鍵按下

ＭＯＶ ＤＡＴＡ_ＯＵＴ,＃０００１０１０１Ｂ  ;有鍵按下，發(fā)讀鍵盤指令

ＣＡＬＬ ＳＥＮＤ

ＣＡＬＬ ＲＥＣＥＩＶＥ

ＳＥＴＢ ＣＳ  ;ＣＳ置高電平

ＭＯＶ Ｂ,＃１０ ;１６進(jìn)制到ＢＣＤ碼轉(zhuǎn)換

ＭＯＶ Ａ,ＤＡＴＡ_ＩＮ

ＤＩＶ ＡＢ

ＭＯＶ ＴＥＮ,Ａ

ＭＯＶ ＤＡＴＡ_ＯＵＴ,＃１０１００００１Ｂ ;左移指令

ＣＡＬＬ ＳＥＮＤ