探討基于DSP的1553B總線系統(tǒng)的設計與實現(xiàn)

　　本文介紹的基于DSP的1553B總線通訊模塊的設計，采用TI公司TMS320F206DSP芯片進行數(shù)字信號處理，用FPGA進行現(xiàn)場反復編程，降低了設計成本，滿足了1553B通訊模塊的開發(fā)需求

　　1 1553B總線

　　該1553B總線通訊模塊的DSP采用TI公司的TMS320F206，用來實現(xiàn)1553B總線協(xié)議的主體部分，實現(xiàn)字和消息的處理等功能TMS320F206是TI公司近年來推出的一種性價比較高的定點DSP芯片，采用靜態(tài)CMOS集成電路工藝制造而成，DSP芯片先進的哈佛結構允許程序存儲器和數(shù)據(jù)存儲器獨立編址、獨立訪問，兩條總線可允許數(shù)據(jù)與指令的讀取同時進行，從而使數(shù)據(jù)的吞吐率提高了一倍；專用的指令集提供了功能強大的信號處理操作。

　　1553B總線是一種時分制指令／響應式多路傳輸數(shù)據(jù)總線，具有很高的可靠性和良好的實時性。1553B總線由4種基本硬件組成：傳輸介質(zhì)、總線控制器（BC）、遠程終端（RT）、總線監(jiān)視器（MT）。

　　1553B總線采用異步、半雙工方式傳輸，傳輸速率1 MB／s。1553B總線傳輸協(xié)議規(guī)定的傳輸過程為：BC向某一終端發(fā)送一個接收／發(fā)送指令，RT在規(guī)定的響應時間內(nèi)發(fā)回一個狀態(tài)字并執(zhí)行消息的接收／發(fā)送。1553B采用雙冗余總線，有2個傳輸通道，保證了良好的容錯性和故障隔離。如果當前總線的數(shù)據(jù)傳輸出現(xiàn)錯誤或故障，數(shù)據(jù)可以自動從冗余總線上傳輸。1553B總線的傳輸介質(zhì)為屏蔽雙絞線。其總線結構簡圖如圖l所示。

　　2 系統(tǒng)設計方案

　　該系統(tǒng)以F2812為控制核心，與外圍輔助電路構成微計算機系統(tǒng)；由BU-64843協(xié)議芯片完成1553B總線的功能。BU-64843提供了豐富的資源。為軟件的設計提供了極大的靈活性和可靠性；控制和譯碼信號利用FPGA實現(xiàn)，F(xiàn)PGA器件電路連接簡單，使用方便，使用功能強大的VerilogHDL語言編程，可提高系統(tǒng)的維護性和擴展性。

　　F2812負責消息的讀取、處理、寫入和BU-64843協(xié)議芯片的初始化。接口卡在BC模式下實現(xiàn)1553B總線消息的接收，BU-64843協(xié)議芯片每接收完一個消息，就向F2812發(fā)送一次中斷申請，由F2812響應中斷并從相應的RAM區(qū)讀取接收到的消息進行相應處理，F(xiàn)2812同時完成與上位機的通訊，并把接收到的數(shù)據(jù)發(fā)送出去。與上位機的通訊是利用F2812的串行通信接口（SCI），本系統(tǒng)采用MAX485實現(xiàn)的。

　　3 接口電路的硬件設計

　　系統(tǒng)的硬件電路主要包括：DSP模塊、1553B總線接口模塊、邏輯綜合模塊。系統(tǒng)的結構框圖如圖2所示。

　　3.1 DSP模塊

　　DSP芯片功能強、體積小、使用方便靈活，被眾多領域廣泛應用。F2812是TI公司推出的采用高性能靜態(tài)CMOS技術的32位定點數(shù)字信號處理器，器件上集成了多種先進的外設，為現(xiàn)代控制領域應用提供了良好的控制核心。其特點：1）采用高性能靜態(tài)CMOS技術，其供電電壓為3.3 V，具有150 MIPS的運算能力，可單周期執(zhí)行32位×32位的乘和累加操作（MAC）或雙16位×16位MAC運算；2）片上存儲器包括128 k×16 Flash存儲器、18 k×16的片內(nèi)RAM、4 k×16的Boot ROM大容量的片內(nèi)RAM可滿足大多數(shù)設計要求；3）具有外部中斷擴展（PIE）模塊，可支持多達45個外部中斷，最多可達56個的可編程通用輸入／輸出（GPIO）引腳，帶有豐富的接口模塊包括2個串行通信接口（SCI）、串行外設接口（SPI）和多通道緩沖串口（MeBSP），為建立信號處理平臺提供基礎。

　　3.2 1553B接口電路

　　傳統(tǒng)的1553B接口卡設計時采用BU-61580接口芯片，采用70引腳的雙列直插式組件（DIP）封裝，5 V供電，考慮到本系統(tǒng)的DSP芯片F(xiàn)2812的I／O是3.3 V電平，所以1553B總線接口電路采用DDC公司的首款全3.3 V的1553B接口芯片BU-64843，無需電平轉換，簡化了硬件電路設計，采用該芯片80-pin陶瓷扁平封裝更加方便用戶進行硬件電路設計。BU-434843內(nèi)部還集成了雙收發(fā)器邏輯、編解碼器、協(xié)議邏輯、內(nèi)存管理和中斷控制邏輯，支持BC／RT／MT模式，還提供了一個4 kB的內(nèi)部共享靜態(tài)RAM和與處理器總線之間的緩沖接口。

　　BU-64843與微處理器或外部存儲器接口非常靈活，可與8位、16位多種微處理器相連接，并且可以實現(xiàn)無縫連接或者只需很少的粘和邏輯電路。BU-64843有2種工作模式：透明模式（TRANSPARENT）和緩沖模式（BUFFERED）。當BU-64843準備好時，就輸出READY信號。16位緩沖模式是最常用的接口形式。提供一個與16位或32位微處理器共享RAM的緩沖器接口，在這種接口中，BU-64843的內(nèi)部地址／數(shù)據(jù)緩沖器使其與微處理器的地址，數(shù)據(jù)隔離。在該模式下將引腳16／8#置為高電平，TRANSPARENT／B-UFFERED#置為低電平，ZERO_WAIT#置為高電平。工作在緩沖方式下，占用16位數(shù)據(jù)總線和12位地址總線，其所有的控制信號由FPGA的譯碼電路產(chǎn)生，通過中斷方式與F2812通信，因此BU-64843的中斷引腳INT與F2812的外部中斷XINTl連接；BU-64843總線接口有2個數(shù)據(jù)通道，通道A和通道B，這是為了保證通信的可靠性而采取的冗余設計，在實際的工程中也使用2個通道，通過軟件選擇任意通道進行數(shù)據(jù)傳輸。BU-64843通過2個耦合變壓器PM-DB2755與外部的屏蔽雙絞線連接：16 MHz有源晶振作為時鐘輸入。

　　3.3 邏輯綜合電路

　　BU-64843和F2812之間的邏輯綜合電路由FPGA完成。本系統(tǒng)的可編程邏輯器件采用Xilinx公司Spartan-3系列的FPGA芯片XC3S400，該芯片的I／O口供電電壓為3.3 V、最大可用I／O數(shù)為264個。邏輯綜合電路包括：地址譯碼電路、邏輯控制電路。選用FPGA作為邏輯綜合電路的優(yōu)點是：VerilogHDL程序的燒寫通過JTAG接口完成，除了一條燒寫線外不需要任何附加的硬件電路，其余的工作均由軟件完成，便于以后的系統(tǒng)升級。VerilogHDL程序根據(jù)F2812的地址總線、數(shù)據(jù)總線和片選信號，經(jīng)邏輯譯碼產(chǎn)生BU-64843的片選信號SELECT#，寄存器和緩沖區(qū)選擇控制信號MEM／REG#。

　　邏輯控制電路功能是產(chǎn)生BU-64843所需要的控制信號以及給F2812提供中斷信號、握手信號、插入等待信號。由F2812和BU-64843向XC3S-400提供地址線、數(shù)據(jù)線、中斷申請線、中斷響應線以及讀、寫信號線。

　　4 驅(qū)動軟件的設計

　　驅(qū)動程序的編寫采用C語言與匯編語言混合編程的實現(xiàn)方法，兼顧二者的優(yōu)點，使程序既有C語言較好的可讀性和可移植性，又有匯編語言較高的效率。驅(qū)動程序從本質(zhì)上說，就是根據(jù)上位機的命令和要求，控制接口卡的工作，實現(xiàn)系統(tǒng)的啟動、停止、自檢以及自檢結果的返回等，在系統(tǒng)啟動后主要實現(xiàn)1553B總線數(shù)據(jù)的接收和發(fā)送。整個驅(qū)動程序的組成如圖3所示。

　　4.1 初始化模塊設計

　　在驅(qū)動程序編制中，初始化模塊作為整個程序的入口，初始化模塊完成整個接口卡的初始配制，該模塊主要功能為：

　　1）完成對F2812初始化，設置其相關寄存器，主要是設置有關中斷和串口的寄存器，包括中斷標志寄存器（IFR）、中斷使能寄存器（IER）、中斷控制寄存器（ICR）、SCI控制寄存器l（SCICTL1）、波特率設置寄存器（SCIBAUD）等，以確定中斷源和串口的波特率、停止位等。其具體操作為：①使IFR=Ox0000。IER=Ox0000，關閉所有的中斷；②使IER=OxO101，開啟中斷SCITXRXINT和中斷XINTl；③使ICR=0x001F，將中斷模式設置為下降沿觸發(fā)中斷XINTl；④使SCICCR=0x0007；設置發(fā)送和接收中使用1 bit停止位，8 bit字符長度；⑤使SCICTL1=0x0003；使能發(fā)送器TX、接收器RX；⑥使SCIBAUD=Ox01E7，系統(tǒng)時鐘SYSCLK的頻率為150 MHz，低速外設時鐘頻率LSPCLOCK為37.5 MHz時，異步串行口數(shù)據(jù)傳送波特率為9 600 b／s，BRR的數(shù)值可由公式得到。⑦SCICTL1=0x0023，使SCI退出復位。

　　2）完成對BU-64843協(xié)議芯片內(nèi)部寄存器的初始化設置，使其能夠正確實現(xiàn)BC模式的功能。BU-64843工作在BC模式下的有關寄存器的配置順序如下：①將開始，復位寄存器配置為0x0001，即可對BU-64843進行軟件復位；②如果用到BU-64843增強模式，將配置寄存器3配置為Ox8000；③將中斷屏蔽寄存器設置為Ox0001，使消息完成中斷使能；④將配置寄存器1設置為BC模式；⑤將配置寄存器2設置為0x0008，使中斷方式為低電平中斷；⑥將開始／復位寄存器配置為Ox0002，啟動BC傳輸模式。

　　通過對以上寄存器的配置。即可完成BC模式的操作。其初始化流程圖如圖4所示。

　　4.2 自檢模塊

　　自檢模塊主要完成對BU-64843的4 kB RAM空間的檢查，看是否出現(xiàn)錯誤。實現(xiàn)方法是向該內(nèi)存空間寫入連續(xù)的數(shù)據(jù)，然后讀出來比較看是否相等，若不相等則表示有錯，記錄下所有的錯誤數(shù)并把這個錯誤數(shù)通過串行口發(fā)送給上位機。

　　4.3 中斷模塊

　　驅(qū)動程序的中斷模塊分為2部分：1）用于接收1553B總線到來的數(shù)據(jù)，響應1553B總線數(shù)據(jù)的中斷。利用F2812的XINTl，XINTl采用脈沖下降沿觸發(fā)中斷方式；2）用于接收上位機向DSP發(fā)送的命令，接收上位機的命令是通過F2812的串行通信接口（SCI）來進行的，利用F2812的SCIT-XRXINT中斷。在XINTl中斷服務子程序中設置“讀總線數(shù)據(jù)標志”，在異步串口中斷服務子程序中設置“讀串口數(shù)據(jù)命令標志”。

　　4.4 查詢模塊

　　在查詢模塊中，當“讀總線數(shù)據(jù)標志位”有效時，F(xiàn)2812就從BU-64843的命令堆棧相應地址處開始依次讀4個地址單元的內(nèi)容。分別為數(shù)據(jù)塊狀態(tài)字、時間標志字、數(shù)據(jù)塊指針和接收到的命令字，根據(jù)命令字和數(shù)據(jù)塊指針到數(shù)據(jù)堆棧讀取總線數(shù)據(jù)，然后將接收到的總線上的數(shù)據(jù)轉發(fā)出去。

　　當“讀串口數(shù)據(jù)命令標志位”有效時，RX接收上位機的命令，根據(jù)不同的命令實現(xiàn)相應的功能。為了能夠保證與上位機實現(xiàn)可靠的握手，在查詢程序中設置了一個數(shù)據(jù)緩沖區(qū)，看是否收到一幀完整的命令。若收到一幀完整的命令，則根據(jù)不同的命令設置系統(tǒng)的啟動、停止、自檢等相應標志，并將緩沖區(qū)中的數(shù)據(jù)依次向前移動一幀，數(shù)據(jù)指針也向前移動一幀。

　　5 結語

　　本文對1553B總線協(xié)議及其接口芯片BU-64843的功能、配置進行了詳細說明，介紹了定點DSP TMS320F2812的基本性能與特點。在此基礎上實現(xiàn)了基于F2812和BU-64843的1553B總線接口的硬件電路及軟件的設計。BU-64843作為全3.3 V供電的1553B總線終端之一，方便與DSP芯片F(xiàn)2812連接。基于DSP的1553B總線接口設計方案有效解決了通訊實時性要求高的問題，對地面電子檢測系統(tǒng)的應用具有參考價值。