CPLO在電機測速系統(tǒng)中的應用

3基于CpLO的速度測量實現(xiàn)

　　速度測量的電路結(jié)構(gòu)圖如圖2所示。圖2中，在Fl，F(xiàn)2輸入端口分別輸入標準頻率信號Fl和待測的速度脈沖信號F2，計數(shù)器1，2分別實現(xiàn)對信號Fl，F(xiàn)2的脈沖個數(shù)的計數(shù)，鎖存器1，2分別實現(xiàn)對計數(shù)器l，2計數(shù)值的保存。輸入端口NP有8位，作為預置閘門時間的設定端口，設其輸入值為NP，則預置閘門時間T1為:

　　在電路剛開始工作時，由清零信號CLR對所有計數(shù)器、鎖存器和D觸發(fā)器清零。這樣，計數(shù)器1的計數(shù)值NNI的初值為0，故此時NP>NNI，比較器輸出為1，但此時Dl觸發(fā)器的輸出F4仍保此初值0，由于F4作用在計數(shù)器1，2的使能端，此時計數(shù)器沒有開始計數(shù)，直到信號F2的上升沿到來后，Dl觸發(fā)器的輸出F4才翻轉(zhuǎn)為l，允許兩計數(shù)器計數(shù)。隨著計數(shù)值的增加，當NNI>NP時，比較器輸出等于o，不過此時計數(shù)器仍在計數(shù)，直到信號F2的又一上升沿到來后，F(xiàn)4二仇計數(shù)器停止計數(shù)，利用F4的下降沿(邢的上升沿)將此時的計數(shù)值NNI，NNZ分別通過鎖存器1，2鎖存起來。然后利用此時F4=0，經(jīng)DZ觸發(fā)器延時到信號F1的上升沿到來后，對計數(shù)器l，2清零。延時清零的原因是為了避免鎖存器鎖存數(shù)據(jù)與計數(shù)器清零同時進行，從而使存儲數(shù)據(jù)出錯。但由于延時清零，使實際門控信號的上升沿比速度信號F2的上升沿滯后，滯后時間為信號Fl的一個周期。為使檢測結(jié)果準確，將計數(shù)器1的計數(shù)值加1即可。

　　整個電路的仿真結(jié)果見圖3，仿真時，將NP的值設為60。從仿真結(jié)果申可以看出，F(xiàn)4實質(zhì)上便是實際門控信號，在F4的第1個上升沿，計數(shù)器1，2開始計數(shù)，計數(shù)值的變化情況見NNI和NNZ的波形。在F4的下降沿(同時對應信號F2的上升沿)，鎖存器將計數(shù)值鎖存起來，得到計數(shù)值Nl，從，接著對計數(shù)器1，2清零。從圖中可以看出，從=8，代表在實際阿門時向內(nèi)，捕獲了8個速度脈沖，同時對標準信號脈沖個數(shù)的計數(shù)值為65_(N1=65)o在下一個速度脈沖信號F2的上升沿到來后，開始第二輪測量，測量過程與第一次相同，不過由于速度信號的改變，使這次的實際閘門時間變短(Nlo62)，而此時記錄了19個速度脈沖個數(shù)(從=19)。

　　在設計電路時，需考慮計數(shù)器溢出的情況。例如，在電機轉(zhuǎn)速很慢的情況下，兩個速度脈沖信號上升沿間的時間間隔較長，這很長，在該段時間內(nèi)，計數(shù)器1可能會出現(xiàn)溢出情　　況。在該情況下，可用3種方法來解決計數(shù):一是增加計數(shù)器1的位數(shù);二是通過增加計數(shù)器來對溢出次數(shù)另行計數(shù);三是一旦計數(shù)器溢出，便認為此時電機的轉(zhuǎn)速約等于0。這三種方法的選取可根據(jù)具體要求而定。

　　4結(jié)束語

　　給出了利用CPLD對電機轉(zhuǎn)速進行檢測的方法，利用可編程器件具有現(xiàn)場可編程的優(yōu)點，可方便地對測速系統(tǒng)的數(shù)字處理部分進行修改與完善。由于該測量電路的結(jié)構(gòu)并不復雜，若計數(shù)器和鎖存器都采用8位時，采用Altera公司MAX700o系列的一片EPM7128便可以實現(xiàn)所有功能。通過MAX+PLUSn對文中設計電路進行的仿真分析，可知該系統(tǒng)是可行的。

　　參考文獻

　　1黃正謹.CPLD系統(tǒng)設計與應用.北京:電子工業(yè)出版社，2002.

　　2王鎖萍.電子設計自動化(EDA)教程.成都:電子科技大學出版社，2000.

　　3秦繼榮.沈安俊.現(xiàn)代直流伺服控制技術(shù)及其系統(tǒng)設計.北京:機械工業(yè)出版社，1999.