一種基于DDS的電路板檢測儀信號源設(shè)計
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3．2 硬件驗證
為了能夠更清晰地分析DDS電路，采用DE2-70開發(fā)板結(jié)合SignalTapⅡ型嵌入式邏輯分析儀對設(shè)計進行實時的硬件驗證。首先對DDS頂層電路圖做部分修改，主要是進行管腳設(shè)定。將修改后的頂層文件下載到DE2-70中，通過SignalTapⅡ型嵌入式邏輯分析儀實時觀測FPGA輸出波形，如圖7所示。SignalTapⅡ所能顯示的被測信號的時間長度為T，計算公式如下：
式中：N為SignalTapⅡ的緩存中存儲的采樣點數(shù)，Ts為SignalTapⅡ采樣時鐘的周期。由圖7和式(3)可得出表1所示結(jié)論。
產(chǎn)生誤差的主要原因有兩方面，一是截斷誤差，ROM查找表的地址輸入是相位累加器的高11位；二是正弦波量化引入的誤差，將正弦信號量化為二進制數(shù)必然引起誤差。
4 結(jié)語
通過對DDS電路的功能仿真和硬件驗證，可以看出DDS可以有效地產(chǎn)生所需波形信號。較傳統(tǒng)的信號發(fā)生器，可以減小體積、降低功耗、提高可靠性和靈活性并縮短了開發(fā)周期，具有較高的實用價值。
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