14位、125 MSPS四通道ADC，通過后端數(shù)字求和增強SNR性能

圖1和圖2中所示電路的輸入阻抗使用一個在1 GHz頻段內校準至50Ω的網絡分析儀測量，如圖6所示?？梢钥闯鲎罱K網絡在所需頻段內（第一奈奎斯特區(qū)，直流至62.5 MHz）的VSWR為1.2或更低。

前端接口設計程序

。知道并理解設計前端時的關鍵參數(shù)，包括：

o輸入阻抗/VSWR（電壓駐波比）是一個無量綱參數(shù)，反映目標帶寬內有多少功率被反射到負載中。網絡的輸入阻抗是特定的負載值，通常為50Ω。

o通帶平坦度通常指額定帶寬內容許的波動紋波量。

o帶寬僅僅是系統(tǒng)要使用的頻率范圍。

o最小信噪比（SNR）和無雜散動態(tài)范圍（SFDR）

o輸入驅動電平與帶寬、輸入阻抗和VSWR特性有關，可設置轉換器滿量程輸入信號所需的增益和幅度。它高度依賴所選的前端元件，如變壓器、放大器或抗混疊濾波器，并且可能是最難以達到的參數(shù)之一。

。ADC與濾波器的負載間必須確定正確數(shù)量的串聯(lián)電阻。這是為了防止通帶內的不良信號尖峰，并盡量減少單個ADC輸入的反沖。在大部分情況下，必須憑經驗確定正確值。

。ADC的輸入阻抗可能需要經過外部并聯(lián)電阻分流，才會降低數(shù)值。

。應使用正確串聯(lián)電阻將ADC與濾波器隔離開。此串聯(lián)電阻也會減少尖峰信號，且通常憑經驗確定。

電路優(yōu)化技術和權衡

本接口電路內的參數(shù)具有高互動性；因此優(yōu)化電路的所有關鍵規(guī)格（帶寬、帶寬平坦度、SNR、SFDR和增益）幾乎不可能。

在圖2中，通帶峰化可以隨著串聯(lián)電阻RA的值提高而降低。但是，此電阻的值越高，信號衰減就越大，輸入網絡必須以更大的信號驅動，以填充所有ADC并聯(lián)組合的滿量程輸入范圍。

上述因素的權衡可能有些困難。本設計中，每個參數(shù)權重相等；因此所選值代表了所有設計特征的接口性能。某些設計中，根據系統(tǒng)要求，可能會選擇不同的值，以便優(yōu)化SFDR、SNR或輸入驅動電平。

本設計的SNR性能取決于以下幾個因素：ADC架構的本質、通過內部采樣和保持機制設置的AD9253 3內部前端緩沖器偏置電流，以及設計的帶寬要求。本例中使用了整個第一奈奎斯特區(qū)。

該特定設計中可以權衡的另一因素是ADC滿量程設置。對于采用本設計獲得的數(shù)據，滿量程ADC差分輸入電壓設置為2 V p-p，它可以優(yōu)化SFDR.將滿量程輸入范圍改為低于2.0 V p-p的最大滿量程范圍會降低SNR性能。

無源組件和PCB寄生效應考慮

該電路或任何高速電路的性能都高度依賴于適當?shù)腜CB布局，包括但不限于電源旁路、受控阻抗線路（如需要）、元件布局、信號布線以及電源層和接地層。高速ADC和放大器PCB布局的詳情請參見指南MT-031和MT-101.

對于濾波器內的無源元件，使用低寄生表面貼裝電容、電感和電阻。所選電感來自Coilcra0603CS系列。濾波器使用的表貼電容為5%、C0G、0402型，以確保穩(wěn)定性和精度。

系統(tǒng)的完整文檔請參見CN-0249設計支持包。

常見變化

對于需要相同帶寬、更低功耗和性能的應用，可使用12位、125 MSPS四通道ADC AD9633.對于需要相同帶寬、略高功耗和更高性能的應用，可使用16位、125 MSPS四通道ADC AD9653.這些器件與之前列舉的其他器件引腳兼容。

電路評估與測試

本電路使用修改的AD9253-125EBZ電路板和基于HSC-ADC-EVALCZFPGA的數(shù)據采集板。這兩片板具有對接高速連接器，可以快速完成設置并評估電路性能。修改的AD9253-125EBZ板包括本筆記所述的評估電路，與Visual Analog評估軟件一起使用的HSC-ADC-EVALCZ數(shù)據采集板，以及用于適當控制ADC并采集數(shù)據的SPI控制器軟件。