為DC/DC轉換器選擇最優(yōu)化的轉換頻率

作者：Richard Nowakowski，Brian King，德州儀器

　　更高的轉換頻率具有顯而易見的優(yōu)點，但同樣存在缺點；設計人員需要深入了解其中的優(yōu)劣折衷并為設計找到最優(yōu)點(sweet-spot)。本實踐性的文章將為您提供優(yōu)劣相互比較的考慮因素。

　　具有更高轉換頻率的直流至直流(DC/DC)轉換器越來越受歡迎，因其具有更小的輸出電容及電感尺寸，以節(jié)省板載面積。而另一方面，隨處理核心電壓的降低（低于1V），對于負載點(point-of-load，POL)電源的要求也將增加，由于占空比的降低，使得更低的電壓難于實現(xiàn)更高的頻率。

　　眾多的電源IC供應商為市場提供了大量的、用于節(jié)省板載面積的更高速DC/DC轉換器。轉換頻率為1或2MHz的DC/DC轉換器看起來很理想，但除了尺寸及效率之外，還需要對其電源供電系統(tǒng)所受的影響作更深入的了解。下列多個設計示例揭示了當采用更高的轉換頻率時所具有的優(yōu)點及不足。

選擇應用

　　在此設計并構建了三個不同的電源，以展示對高轉換頻率的折衷。對于全部三個設計，輸入電壓均為5V，輸出電壓為1.8V，輸出電流3A。該需求典型的源于諸如DSP、ASIC或FPGA等高性能處理器的供電。為了提升濾波器的設計及預期的性能，所容許的紋波電壓僅為20mV，約為輸出電壓的百分之一，且峰峰值電感電流選擇為1A。

　　三個獨立的設計分別選擇了350、700及1600kHz的頻點，將用于比較說明相應的優(yōu)點及缺點。TPS54317是1.6MHz、低電壓、3A同步降壓DC/DC轉換器，集成了MOSFET（金屬氧化物半導體場效應晶體管），在每一示例中均被選作為穩(wěn)壓器。源自德州儀器的TPS54317具有頻率可編程以及外部補償?shù)奶匦?，旨在應用于高密度處理器的負載點供電應用。

選擇電感及電容

電感及電容值可依照下列簡化的方程進行選擇：

方程 1:

V = L x di/dt

移項后： L ≥ Vout x (1-D)/(ΔI x Fs)

上式中： ΔI = 1 A （峰值至峰值），D = 1.8 V/5 V=0.36

方程2:

I = C x dv/dt

移項后：C ≥ 2 x ΔI/(8 x Fs x ΔV)

上式中： ΔV = 20 mV，I = 1 A peak-to-peak

　　方程2假定所采用的電容可忽略串聯(lián)電阻，該假定對于陶瓷電容是成立的。由于陶瓷電容具有低電阻及小尺寸，因而被選用于上述三個設計。上述方程2通過移項后兩項的乘積計算得到電容，該電容值會隨直流偏置的減小而降低，但在絕大多數(shù)的陶瓷電容數(shù)據(jù)表中，此效應并未計算在內。

圖1中的電路用于評估上述三個設計的性能。

圖1：TPS54317參考設計示意圖

　　增益/信號調節(jié)單元的下一級是模擬濾波器，將抑制使模數(shù)(A/D)轉換退化的輸出頻帶頻率。信號通路中串聯(lián)的再下一級是模數(shù)轉換。經(jīng)過增益、濾波的模擬信號將通過ADC轉換得到的數(shù)字表述的信號并輸送至數(shù)字處理器。

　　上面的示意圖中未標明數(shù)值的元件需在每一設計中做調整。輸出濾波器由L1和C2組成。分別用于三個設計的元件值在表1中列出，元件值的選擇是基于上述方程的計算結果。

表1：350kHz、700kHz以及 1600 kHz情況下分別選取的電容及電感

　　在此可注意到，所選擇的電感的直流阻抗隨頻率升高而降低，這是由于更少圈數(shù)的電感所需的銅導線的長度更短。針對與不同的轉換頻率，放大器誤差補償元件進行了分別的設計。但補償元件選取的計算不屬于本文所涉及的范圍。

最小化導通時間(on-time)

　　數(shù)字轉換器至數(shù)字轉換器集成電路(IC)的特點是具有最小化可控導通時間限制，該時間是脈沖寬度調制器(PWM)可實現(xiàn)了最窄的脈沖寬度。在降壓轉換器中，場效應晶體管(FET)在轉換周期內導通的百分比稱為占空比，其值等于輸出電壓與輸入電壓之比。

　　對于上述示例中的轉換器，占空比為0.36(1.8V/5.0V)，TPS54317的最小化導通時間為150ns（最大值），如數(shù)據(jù)表所示。對于可控脈沖寬度的限制確定了可實現(xiàn)的最小化占空比，可輕松的通過方程3計算得出。一旦最小化占空比確定，則可實現(xiàn)的最低輸出電壓也可計算得出，如方程4及表2所示。

方程 3:

最小化占空比= 最小化導通時間× 轉換頻率

方程 4:

最小化輸出電壓Vout = 最小輸入電壓Vin ×最小化占空比（僅限于TPS54317的參考電壓Vref）

表2：150ns最小化導通時間情況下的最小化輸出電壓

　　在此示例中，1.8V輸出可通過1.6MHz的轉換頻率產(chǎn)生。然而，如果轉換頻率為3MHz，則可能的最低輸出電壓限制為2.3V，且直流轉換器還可能省略脈沖。備選的解決方案包括了降低輸入電壓或降低頻率。為了在選定轉換頻率前確保最小化的可控導通時間的有效，最好事先核實DC/DC轉換器的數(shù)據(jù)表。

脈沖省略模式

　　當DC/DC轉換器無法足夠快的跟上門選脈沖時，將會出現(xiàn)脈沖省略，從而無法保持所需的占空比。盡管電源試圖穩(wěn)定輸出電壓，但脈沖被更進一步的分散將使得輸出電壓的紋波將增加。在出現(xiàn)脈沖省略時，輸出紋波將存在于次級諧波分量中，還將導致噪聲問題。同時，電流限制電路還有可能無法適當?shù)倪\作，因為IC無法響應大的電流尖峰。某些情況下，控制回路并不是穩(wěn)定的，因為控制器無法完全的運轉。最小化的可控導通時間是重要的特性，較為明智的做法是核實DC/DC轉換器數(shù)據(jù)表中的規(guī)格以驗證頻率與最小化導通時間的組合。

效率及功耗

　　DC/DC轉換器的效率是在設計電源時需考慮的最重要的特性之一。低效率會產(chǎn)生較高的功率消耗，從而使得印刷電路板(PCB)上需添加散熱片或附加的銅片。功率消耗同時還對上行的(upstream)電源供電提出了更高的要求。功率消耗具有下列多個方面的因素：

　　在上述三個示例中，所關注的功率損失因素包括了FET驅動損失、FET轉換損失以及電感損失。三個示例中的FET阻抗及IC損失是相等的，因為都采用了相同的IC進行設計。而由于示例選用了陶瓷電容，電容損失可忽略（由于陶瓷電容的低等效串聯(lián)電阻）。為了說明高轉換頻率的效果，對上述每一示例的效率進行了測量并在圖2中圖示說明。

圖2：5V輸入及1.8V輸出在不同頻率下的效率

　　上圖清楚地展示了效率隨轉換頻率的增加而降低。為了改善任意頻率下的效率，應尋求在全負載狀況下具有低導通電阻Rds (on)、低門極充電量或低靜態(tài)電流規(guī)格的DC/DC轉換器，或是尋求具有低等效阻抗的電容及電阻。

尺寸

表3展示了不同電感及電容值的元件在印刷電路板上所需的焊盤面積(pad area)。

表3：元件尺寸及總體面積需求

　　所推薦的電容及電感的焊盤面積比獨立元件本身略大，是根據(jù)上述三個設計示例計算所的到的尺寸。而后，總面積通過元件各自的面積相加得到，包括了IC、濾波器以及其它小電阻、電容的焊盤面積——均由元件面積乘上一或兩個因數(shù)得到。從350kHz至1600kHz，總面結縮減量是極大的，可提供近50%的濾波器面積縮減以及35%的板載面積縮減，節(jié)省了多達100 mm2的面積。

　　但是，面積隨頻率的遞減的規(guī)律也不是無限制的，因為電阻及電容值不可能降至零！換言之，增加頻率并不會持續(xù)的降低總體面積，畢竟大規(guī)模生產(chǎn)的電感及電容總會限制在適當?shù)某叽纭?

瞬態(tài)響應

　　瞬態(tài)響應是電源性能優(yōu)劣程度的指示器。下圖截取了每一電源設計的波特圖(bode plot)以展示與更高的轉換頻率的比較。如圖3 所示，每一電源設計的相位裕量(phase margin)均介于45至55度之間，指示了快速衰減(well-dampeded)的瞬態(tài)響應。

圖3：350 kHz、700 kHz以及1600 kHz情況下的波特圖

　　交越 (cross over) 頻率約為轉換頻率的1/8。當使用高速的DC/DC轉換器時，應確保供電IC的誤差放大器具有足夠的帶寬以支持高交越頻率。TPS54317誤差放大器的單位增益帶寬典型值為5MHz。實際的瞬態(tài)響應時間如表4所示，帶相關的電壓過沖峰值(peak overshoot value)。

表4：瞬態(tài)響應

　　由于帶寬的限制，過沖電壓值隨轉換頻率的升高而極大的降低。而更低的瞬態(tài)過沖電壓正是新型高性能處理器所需的，因其穩(wěn)壓的精度需求在瞬態(tài)電壓峰值的3%之內。

　　當需要更高的輸出電流時，德州儀器可提供TPS40140可堆疊、雙通道1MHz DC/DC控制器，該控制器采用了外部MOSFET，其優(yōu)點是可以交叉(interleaving)多個電源級并轉換其輸出相位，從而可實現(xiàn)更高的轉換頻率。

　　例如，可將4個輸出端集群(tied)，各自得轉換頻率均為500kHz，有效頻率為2MHz。其優(yōu)點是低紋波、更低的輸入電容量、更快的瞬態(tài)響應、更優(yōu)的散熱管理，可將功率消耗散布至整個電路板。通過數(shù)字總線，可連接多達八個TPS40140并實現(xiàn)相位同步輸出，從而可實現(xiàn)16MHz的最大化有效頻率。

小結

　　設計高頻率轉換器需要進行折衷。本文所涉及到的一些優(yōu)點包括了更小的尺寸，更快的瞬態(tài)響應以及更小的電壓過沖及下沖(undershoot)。另一方面，主要的缺陷在于效率的降低及熱耗散的增加。

　　極致情況下的運轉(pushing de envelope)具有潛在的缺陷，例如脈沖省略及噪聲問題。當為高頻應用選擇DC/DC轉換器時，應通過廠商所提供的數(shù)據(jù)表核實重要的規(guī)格參數(shù)，例如最小化導通時間、誤差放大器的增益帶寬、FET阻抗以及轉換損失。在此類規(guī)格參數(shù)上具有優(yōu)異表現(xiàn)的集成電路將具有更高的價格，但物有所值，且更易于在涉及到困難的設計問題的情況下使用。