零基礎(chǔ)學(xué)FPGA（十五）Testbenth 很重要，前仿真全過程筆記（上篇）

　　上一篇文章我介紹了一下一片簡易CPU的設(shè)計(jì)，今天的課程我講仿真，也即前仿真。這次課程，小墨同學(xué)將和大家從建立工程開始，一步步梳理testbench的書寫過程，幫助大家對(duì)仿真有一個(gè)深刻的概念。以后在做項(xiàng)目時(shí)，不要?jiǎng)硬粍?dòng)就把程序下到板子里調(diào)試，看問題不對(duì)再去改程序，再下到板子里調(diào)試，如此往返，會(huì)浪費(fèi)大量的時(shí)間，簡單的項(xiàng)目還好，但是到了大型項(xiàng)目的話，是不可能有這么多時(shí)間讓我們這樣調(diào)的。因此，小墨同學(xué)在這里說，testbench很重要，做好了仿真，可以為我們節(jié)約大量的開發(fā)時(shí)間。

　　下面我們開始吧~

　　一、什么是testbench?

　　從字面意思上來理解，testbench就是一個(gè)測(cè)試平臺(tái)，我們之前已經(jīng)設(shè)計(jì)好了我們需要的cpu模塊，我們?cè)趺粗牢覀冊(cè)O(shè)計(jì)的對(duì)于不對(duì)呢?我們可以給其施加一個(gè)測(cè)試激勵(lì)，例如，給他送時(shí)鐘和復(fù)位信號(hào)，由于時(shí)鐘和復(fù)位信號(hào)是我們自定義的，因此我們可以產(chǎn)生任意頻率的時(shí)鐘信號(hào)和在任意時(shí)間給系統(tǒng)復(fù)位。

　　當(dāng)然我們還可以觀察我們cpu的輸出，將我們想要觀察的輸出信號(hào)引出來甚至是反饋到cpu內(nèi)部，都可以，testbench沒有像RTL代碼設(shè)計(jì)那樣嚴(yán)謹(jǐn)，我們可以在符合語法規(guī)則的前提下，隨意編寫我們的測(cè)試文件，有些在RTL代碼中不可綜合的語句，我們可以在testbench中實(shí)現(xiàn)。

　　二、testbench的結(jié)構(gòu)

　　小墨同學(xué)認(rèn)為testbench的結(jié)構(gòu)可以分為這幾個(gè)方面：

　　1.要先對(duì)接口進(jìn)行例化，即模塊之間的鏈接關(guān)系

　　2.對(duì)我們的設(shè)計(jì)添加激勵(lì)

　　3.觀察設(shè)計(jì)輸出是否符合要求

　　三、測(cè)試模塊設(shè)計(jì)

　　要測(cè)試我們的cpu需要ROM和RAM模塊，這就需要我們先做好這兩個(gè)模塊

　　這里定義了一個(gè) 1024 x 8 的RAM

　　再定義一個(gè)8192 x 8 的ROM

　　ROM和RAM都還沒有裝入數(shù)據(jù)，等會(huì)我們會(huì)調(diào)用函數(shù)給他們裝數(shù)據(jù)

　　接下來是地址譯碼器，來控制ROM和RAM的打開與關(guān)閉

　　各模塊建立好之后我們就開始仿真了

　　四、仿真

　　這次教學(xué)我們用的是modelsim SE 10.0 版本進(jìn)行教學(xué)，以下是小墨同學(xué)習(xí)慣的仿真過程，因個(gè)人習(xí)慣不同，各位朋友可以按照你們 的方法來做

　　我習(xí)慣直接先在quartus II中建一個(gè).v文件將其保存在原來的工程文件目錄中，并命名為cpu_top.v，直接在這里寫測(cè)試代碼

　　下面大家可以跟著小墨的步驟一起做，來完成cpu 的仿真過程了