互連時(shí)序模型與布線長度分析

　　2.2 RMII接口

　　RMII接口也是常用的百兆以太網(wǎng)PHY芯片與MAC間的接口。表5是某百兆PHY的時(shí)序參數(shù)表，表6和表7分別是某MPU內(nèi)部MAC的時(shí)序參數(shù)表。

　　表5某PHY芯片的時(shí)序參數(shù)表

　　表6某MPU內(nèi)MAC RX通道時(shí)序參數(shù)表

　　表7某MPU內(nèi)MAC TX通道時(shí)序參數(shù)表

　　該MPU內(nèi)MAC在RMII模式時(shí)，不支持時(shí)鐘輸出，同時(shí)PHY要求時(shí)鐘信號(hào)為輸入。該MPU配合PHY工作在RMII模式下，需要外部使用一顆符合雙方精度要求的50MHz振蕩器，來為雙方提供時(shí)鐘基準(zhǔn)。

　　為簡化時(shí)序分析，可以將外部振蕩器至MPU和PHY雙方的走線設(shè)計(jì)為等長，此時(shí)時(shí)鐘信號(hào)在兩者的時(shí)鐘輸入引腳上具有完全一致的時(shí)刻。

　　注意：等長走線的一般實(shí)現(xiàn)方法是蛇形線，但等長的蛇形線并不一定意味著等延時(shí)。只有當(dāng)蛇形線的延時(shí)效果等同或者盡可能近似于直線時(shí)，等長才意味著等延時(shí)。為了讓蛇形線具有類似于直線的延時(shí)效果，蛇形線的高度應(yīng)盡可能小，蛇形線的開口應(yīng)盡可能寬，也就是說，波浪線的外形更利于等延時(shí)。

　　當(dāng)時(shí)鐘信號(hào)等時(shí)刻到達(dá)收發(fā)雙方的輸入引腳時(shí)，具有如圖5所示的時(shí)序模型，因而僅需討論數(shù)據(jù)線的長度。

　　圖5共用時(shí)鐘的RMII時(shí)序模型

　　根據(jù)上述時(shí)序模型，可得出下列時(shí)序公式：

　　(Tsetup)min + (Tco)max + (Tflt-data)max + Tjitter-clk+ Tjitter-data (Thold)min(8)

　　對(duì)RXD、CRS_DV和RX_ER信號(hào)來說，該組信號(hào)由PHY發(fā)給MPU，根據(jù)公式(7)和公式(8)，可得(為了簡化，認(rèn)為最小的Tco時(shí)間等于Thold時(shí)間)：

　　1 flt-data < 2

　　走線時(shí)間不可能為負(fù)值，假設(shè)走線位于PCB表層，材料為FR-4，則：

　　Lflt-data < 31.75CM

　　對(duì)TXD、和TX_EN信號(hào)來說，該組信號(hào)由MPU發(fā)給PHY，根據(jù)公式(7)和公式(8)，可得：

　　-0.5 flt-data < 3

　　走線時(shí)間不可能為負(fù)值，假設(shè)走線位于PCB表層，材料為FR-4，則：

　　Lflt-data < 47.625CM

　　對(duì)RXD、CRS_DV和RX_ER信號(hào)來說，該組信號(hào)由PHY發(fā)給MPU。假設(shè)數(shù)據(jù)線走線長度為0，則數(shù)據(jù)線延時(shí)為0ns，此時(shí)在MPU側(cè)接受到信號(hào)的最小建立時(shí)間為：20-14=6ns，最小保持時(shí)間為：3ns。MAC側(cè)要求的最小建立時(shí)間為4ns，最小保持時(shí)間為2ns?？梢姡藭r(shí)數(shù)據(jù)線的走線長度最長延時(shí)可以到2ns，此時(shí)MAC側(cè)接受到信號(hào)的建立時(shí)間和保持時(shí)間分別為4ns和5ns，符合時(shí)序要求。所以走線長度最長可以為31.75CM。

　　對(duì)TXD和TX_EN信號(hào)來說，該組信號(hào)由MPU發(fā)給PHY。假設(shè)數(shù)據(jù)線走線長度為0，則數(shù)據(jù)線延時(shí)為0ns，此時(shí)在PHY側(cè)接受到信號(hào)的最小建立時(shí)間為：20-13=7ns，最小保持時(shí)間為：2ns。MAC側(cè)要求的最小建立時(shí)間為4ns，最小保持時(shí)間為1.5ns?？梢?，此時(shí)數(shù)據(jù)線的走線長度最長延時(shí)可以到3ns，此時(shí)MAC側(cè)接受到信號(hào)的建立時(shí)間和保持時(shí)間分別為4ns和4.5ns，符合時(shí)序要求。所以走線長度最長可以為47.625CM。

　　3.結(jié)論

　　進(jìn)行時(shí)序分析的關(guān)鍵點(diǎn)首先在于必須對(duì)被分析的時(shí)序關(guān)系非常清楚、能夠深刻理解當(dāng)前對(duì)象的時(shí)序協(xié)議。其次，時(shí)序分析要針對(duì)具體問題具體分析，不存在所謂的萬能時(shí)序公式。有時(shí)，單純依靠理論分析或者單純依靠時(shí)序關(guān)系公式并不一定能夠解決問題，而是要兩者結(jié)合使用。

　　對(duì)于高速信號(hào)的布線而言，存在“等長”說，即很多工程師認(rèn)為只要所有的線路盡可能等長，就一定滿足時(shí)序要求。事實(shí)上，這是一種錯(cuò)誤的認(rèn)識(shí)，本文的實(shí)例分析就明確證明了這一點(diǎn)。只有那些時(shí)鐘和數(shù)據(jù)由同一個(gè)器件發(fā)出，由另一個(gè)器件接受，并且發(fā)送端的建立時(shí)間和保持時(shí)間恰好滿足接收端需求時(shí)，“等長”才算是一種偷懶的方法。除此以外，尤其是那些通過單向時(shí)鐘驅(qū)動(dòng)、采樣雙向數(shù)據(jù)或者逆向數(shù)據(jù)的信號(hào)，必須具體問題具體分析。當(dāng)然，對(duì)于PC機(jī)這類通用設(shè)備來說，由于主板的設(shè)計(jì)需要兼容不同廠家的內(nèi)存條，此時(shí)走線設(shè)計(jì)為等長確實(shí)是合理的設(shè)計(jì)。

　　公共時(shí)鐘系統(tǒng)由于使用單向時(shí)鐘信號(hào)對(duì)雙向數(shù)據(jù)進(jìn)行采樣，因此存在雙重限制，兩組限制制約了走線不僅有走線長度差值限制，同時(shí)還有走線總長度限制。源同步時(shí)鐘系統(tǒng)使用與數(shù)據(jù)同向的時(shí)鐘，因此只存在單重限制，使得走線只有差限制而沒有總長度限制。

　　一般而言，對(duì)于SPI接口、MII接口、共享時(shí)鐘的RMII接口或者SDRAM信號(hào)，走線應(yīng)盡可能的短。對(duì)于DDR SDRAM信號(hào)以及RGMII等DDR時(shí)序的接口來說，多數(shù)情況下，組內(nèi)等長確實(shí)是一種簡便快速的方法。