LSI封裝的發(fā)展

2004年7月A版

LSI封裝的市場(chǎng)動(dòng)向

　　世界電子信息設(shè)備市場(chǎng)，按LSI封裝形式加以歸納，如圖1所示，總交貨量在2003年轉(zhuǎn)向增大，其后順逐增加，到2005年預(yù)料將達(dá)到2001年的1.5倍的規(guī)模。

　　從封裝形式看，以SOP(小外型封裝)和QFP(四邊扁平封裝)為代表的表面貼裝居于主流，占?jí)旱沟谋壤粟厔?shì)在2005年也幾乎不變。從增長(zhǎng)率看，2005年預(yù)料將比2001年上升50%。

　　與之相對(duì)，DIP(雙列直插式封裝)為代表的引腳插入型封裝在2002年只占總量的10%，但逐漸減少的趨勢(shì)一直持續(xù)，到2005年將縮小到6%左右。而另一方面，以BGA(球柵陣列)或CSP(芯片尺寸封裝)為代表的面陣列封裝在2002年以后顯示了較大的增長(zhǎng)率，到2005年將為2001年的3倍規(guī)模，達(dá)到所有封裝10%以上的占有率。

　　除上述外，預(yù)料有顯著增長(zhǎng)的將是3D形式的SiP封裝(系統(tǒng)封裝)。在2001年時(shí)幾乎還是出不來統(tǒng)計(jì)數(shù)字的程度，但2005年將達(dá)到2001年5倍的規(guī)模，比例占到整個(gè)封裝的3%以上。

LSI封裝的技術(shù)演進(jìn)

總體分析

　　系統(tǒng)產(chǎn)品熱電性能不斷提升，特別是高頻高引腳數(shù)的需求，促使封裝技術(shù)從傳統(tǒng)的周邊引腳封裝走向面陣列封裝，也就是引腳插入型進(jìn)展到表面貼裝，而后從SCP(單芯片封裝)進(jìn)展到SiP。新的封裝形式問世，但并不意味著過去的封裝便馬上被取代而消失了，在相當(dāng)一段時(shí)間內(nèi)，仍是過去的封裝形式占據(jù)主流。即使今天，周邊引腳封裝的SOP及QFP仍占大多數(shù)。各種封裝形式在技術(shù)上的變化示于圖2。

　　早期的DIP封裝引腳位于IC的兩側(cè)，多用于引腳數(shù)在64只以下的器件，包括各種存儲(chǔ)器和微控制器。之后的表面貼裝又分為引腳在IC兩側(cè)的SOP和引腳分布在IC四周的LCC(有引線/無(wú)引線芯片載體)和QFP形式。SOP用于引腳數(shù)在64只以下的器件，包括TSOP(薄型小外型封裝)、TSSOP(薄型微縮小外型封裝)、SSOP(微縮小外型封裝)、SOJ(小外型J型引腳)等。QFP常用于ASIC、邏輯IC與各種中低端器件的高引腳數(shù)封裝，引腳數(shù)范圍為36-208和212-304。

　　為配合IC引腳數(shù)越來越多以及器件體積走向輕薄短小的趨勢(shì)，1990年代之后開始發(fā)展以錫球連接芯片與電路板的BGA封裝形式，并進(jìn)一步發(fā)展出FPBGA(微細(xì)間距BGA)、CSP、FCP(倒裝芯片封裝)、WLP(晶圓級(jí)封裝)、TCP(卷帶式封裝)，以及結(jié)合多種封裝技術(shù)將多顆晶片結(jié)合在一起的MCP(多芯片封裝)、SiP等高端封裝技術(shù)，以滿足CPU、PC芯片組、繪圖芯片、FPGA、ASIC芯片的高效能、高速、高集成度、高I/O數(shù)、環(huán)保、省電等需求。

　　BGA封裝適用于高引腳數(shù)IC產(chǎn)品，主要為SoC、繪圖芯片組、FPGA、無(wú)線通信等應(yīng)用芯片，尤其I/O數(shù)超過300，傳統(tǒng)的引腳插入型封裝方式已經(jīng)無(wú)法滿足需求， BGA封裝市場(chǎng)因而日漸擴(kuò)大。

　　CSP適用于低引腳數(shù)IC，封裝后的IC面積比裸芯片大小不超過1.2倍，CSP的優(yōu)點(diǎn)在于小型與薄型，可提供良好的散熱性，主要用于DRAM、SRAM、Flash等存儲(chǔ)器產(chǎn)品。尤其是SDRAM延伸出來的新器件DDRⅡ超向高速，體積小，高容量發(fā)展，以CSP為標(biāo)準(zhǔn)封裝形式，傳統(tǒng)的TSOP封裝已無(wú)法支持其基本架構(gòu)，必須向CSP轉(zhuǎn)型。

三大技術(shù)趨勢(shì)

　　Flip Chip技術(shù)為典型的晶圓級(jí)封裝，以芯片凸塊(bump)與基板(substrate)連接而取代打線接合(wire bonding)技術(shù)，適合I/O數(shù)在1000以上的產(chǎn)品，其優(yōu)勢(shì)在于能大幅提高產(chǎn)品的電性和散熱效能。Flip Chip適合高引腳數(shù)、高速、多功能的器件，如具備通信、上網(wǎng)、無(wú)線傳輸、數(shù)字圖象處理、GPS功能的高效能MCU、MPU、ASIC、RF、高端DSP、SoC、繪圖芯片組等，應(yīng)用層面十分廣泛。但其進(jìn)入門檻高，技術(shù)勝出者才能占盡市場(chǎng)優(yōu)勢(shì)。

　　傳統(tǒng)IC封裝制程是先將晶圓切割成裸芯片，再進(jìn)行測(cè)封，而WLP簡(jiǎn)化了上述流程，直接在整個(gè)晶圓上進(jìn)行封裝和測(cè)試之后，再切割成單顆晶粒 ，中間不再需要經(jīng)過任何封裝步驟，明顯縮小了IC尺寸，亦大幅降低了封裝成本。WLP的優(yōu)點(diǎn)還在于：由于芯片與電路板間只隔著焊球，因此可縮短電路傳輸路徑，降低了電感與電容，故可有效減少電流損耗與電磁波干擾發(fā)生的機(jī)率，進(jìn)而提高電路的工作效率；由于少了IC外部密封的塑膠或陶瓷包裝，故IC芯片工作時(shí)所產(chǎn)生的熱損耗，可直接從芯片背部以熱傳導(dǎo)與熱輻射的方式發(fā)散，可有效解決移動(dòng)電子裝置的散熱問題。目前便攜式電子產(chǎn)品如移動(dòng)電話、PDA、筆記本電腦、數(shù)碼相機(jī)與MP3播放器等，皆受惠于WLP技術(shù)。應(yīng)用主要集中在三個(gè)領(lǐng)域，亦即低I/O數(shù)IC(如模擬、射頻、功放、電源器件)、存儲(chǔ)器(EEPROM 、Flash)與無(wú)源元件。未來市場(chǎng)發(fā)展除了低引腳數(shù)器件持續(xù)增加外，存儲(chǔ)器等高速器件的應(yīng)用也將會(huì)不斷發(fā)展。

　　SoC現(xiàn)階段的發(fā)展面臨瓶頸與挑戰(zhàn)，如 0.13微米的光罩費(fèi)用就高達(dá)100萬(wàn)美元以上，另一方面制程間距越縮小，柵極漏電流越大，再者細(xì)微化后亦造成高速化困難。SiP由于封裝中各個(gè)元件間仍維持獨(dú)立，因此可避免遇到SoC設(shè)計(jì)中模擬與數(shù)字電路集成后制程上的困難，并降低電路設(shè)計(jì)的復(fù)雜度，縮短設(shè)計(jì)時(shí)間，并可確保良品率。因此在SoC技術(shù)尚未成熟之際，SiP有良好的發(fā)展機(jī)會(huì)，將成為許多系統(tǒng)廠商的首選。

　　過去的SiP技術(shù)，仍以將組合成系統(tǒng)的多個(gè)裸芯片放在同一個(gè)基板平面上的2D形式為主，而將IC與基板連接的方式，則有打線、倒裝以及卷帶自動(dòng)接合(Tape Automated Bonding，TAB)等等技術(shù)，此種封裝形式仍有電路傳輸路徑過長(zhǎng)，封裝體積太大的種種缺點(diǎn)。之前的MCM(多芯片模塊)封裝即是一個(gè)2D平面形式的SiP案例。MCM是將多個(gè)IC放置于同一個(gè)基板平面上、再以打線互相連接。但此種封裝形式除了以上傳輸路徑長(zhǎng)，封裝體積難以縮小的缺點(diǎn)之外，在良品率的控制上也有困難，為了改善上述缺點(diǎn)，目前SiP以逐漸朝向?qū)⑿酒?D形式堆疊封裝的趨勢(shì)發(fā)展。3D堆疊封裝分為兩種，一是直接先堆疊裸芯片并連接于基板后，再進(jìn)行封裝(chip stacked)，另一種則是將多個(gè)封裝好的芯片堆疊之后再組合到一起(package stacked)。前者的封裝方式，最多只能重疊四層裸芯片，而且在測(cè)試上有其難度，目前3D形式的SiP仍是以后者的package stacked為主，不但擁有可預(yù)先測(cè)試的優(yōu)點(diǎn)，可堆疊的層數(shù)也較多，而且可滿足輕薄短小的需求?！?及泉)