基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn)

摘    要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案，并詳細(xì)介紹了該方案基于FPGA的實現(xiàn)方法。通過對所設(shè)計的鎖相環(huán)進(jìn)行計算機仿真和硬件測試，表明該方案確實可以提高鎖相環(huán)的捕獲性能。
關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時間；FPGA；VHDL

引言
捕獲時間是鎖相環(huán)的一個重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達(dá)上萬次)，要求鎖相環(huán)能夠?qū)π盘栂辔豢焖俨东@。因此研究具有較短捕獲時間的高速鎖相環(huán)是十分有必要的。

邊沿鑒相數(shù)字鎖相環(huán)
全數(shù)字鎖相環(huán)主要由數(shù)字鑒相器、數(shù)字環(huán)路濾波器和數(shù)控振蕩器(NCO)組成。其中數(shù)字鑒相器在很大程度上決定著鎖相環(huán)的性能。常見的鑒相方法包括異或門鑒相和邊沿觸發(fā)鑒相等。
基于異或門鑒相的鎖相環(huán)只能以步進(jìn)方式對輸出信號的相位進(jìn)行調(diào)整，從而導(dǎo)致捕獲時間較長。為了縮短捕獲時間，本文利用邊沿觸發(fā)鑒相器，直接對兩信號的相位差進(jìn)行測定，并依據(jù)相位差值對輸出信號相位進(jìn)行調(diào)整，系統(tǒng)結(jié)構(gòu)如圖1所示。
邊沿觸發(fā)鑒相器對輸入信號和輸出信號的正向過零點進(jìn)行檢測。當(dāng)檢測到輸入信號的正向過零點后，啟動計數(shù)器，檢測到輸出信號的正向過零點后停止計數(shù)，將計數(shù)值N送入環(huán)路濾波器。計數(shù)值N與兩信號相位差之間的關(guān)系如下：
當(dāng)輸出信號滯后時：
      (1)
其中為計數(shù)器時鐘頻率，為輸入信號的頻率。
數(shù)字鑒頻器對輸入信號相鄰的正向過零點進(jìn)行檢測，當(dāng)檢測到輸出信號的正向過零點后，開始計數(shù)，直到檢測到下一個正向過零點，將計數(shù)值輸出，并將計數(shù)器清零，繼續(xù)開始計數(shù)。計數(shù)值與輸入信號頻率的關(guān)系如下：
                       (2)
數(shù)字鑒頻器可以精確地測定輸入信號的頻率，并可跟蹤輸入信號頻率的微小變化，其精度取決于計數(shù)時鐘頻率。
環(huán)路濾波器具有低通性質(zhì)，可以濾除高頻干擾噪聲，提高系統(tǒng)的穩(wěn)定性。而且環(huán)路濾波器還可以對鎖相環(huán)的性能參數(shù)進(jìn)行調(diào)整。在本設(shè)計中采用了基于一階平滑的數(shù)字環(huán)路濾波器，其結(jié)構(gòu)如圖2所示。其中，T為延時，G1和G2為權(quán)值。通過改變環(huán)路濾波器中的權(quán)值G1和G2，可以對鎖相環(huán)的參數(shù)進(jìn)行調(diào)整。增大G1、減小G2可以提高系統(tǒng)的靈敏度，縮短捕獲時間；反之，則可以實現(xiàn)對高頻成分和噪聲更有效地抑制，提高系統(tǒng)的穩(wěn)定性。

鎖相環(huán)的FPGA實現(xiàn)
這里主要介紹邊沿觸發(fā)鑒相器和數(shù)字鑒頻器的FPGA實現(xiàn)方法。
邊沿觸發(fā)鑒相器分兩步實現(xiàn)：
1. 同時對輸入信號和輸出信號的正向過零點進(jìn)行檢測。當(dāng)檢測到正向過零點后，分別產(chǎn)生一個持續(xù)時間為一個系統(tǒng)時鐘周期的正脈沖指示信號high_pulse_1和high_pulse_2。
2. 當(dāng)檢測到輸入信號上升沿指示脈沖信號high_pulse_1，則啟動計數(shù)器，在系統(tǒng)時鐘脈沖的上升沿進(jìn)行增計數(shù)，當(dāng)檢測到輸出信號的上升沿指示脈沖信號high_pulse_2，則停止計數(shù)，并將計數(shù)值phase輸出。計數(shù)值phase反映了輸入/輸出信號的相位差，具體關(guān)系見(1)式。
數(shù)字鑒頻器設(shè)計的基本思想與邊沿觸發(fā)鑒相器類似。當(dāng)檢測到high_pulse_1，從0開始增計數(shù)，直到檢測到下一個high_pulse_1，將計數(shù)值feq輸出，計數(shù)器從0開始繼續(xù)計數(shù)。計數(shù)值feq與輸入信號頻率之間的關(guān)系見(2)式。限于篇幅，鎖相環(huán)的VHDL設(shè)計程序這里不再贅述。

仿真與硬件測試結(jié)果
本設(shè)計使用Altera公司的Quartus II 3.0進(jìn)行設(shè)計和仿真。
系統(tǒng)時鐘clk頻率為32.768MHz，輸入信號s_in的頻率為1MKHz，cs為片選信號(高電平有效)，輸出信號為s_out，phase為鑒相器輸出的與相位差相對應(yīng)的計數(shù)值，cycle為鑒頻器輸出的與輸入信號的頻率相對應(yīng)的計數(shù)值。
仿真波形顯示輸出信號能快速實現(xiàn)對輸入信號相位的鎖定。
在波形仿真結(jié)束后，又對系統(tǒng)在硬件測試平臺上進(jìn)行了測試。測試平臺采用Altera公司的FPGA芯片-EP1K50QC208-3。測試表明鎖相環(huán)能很好地對頻率和相位均發(fā)生快速改變的信號進(jìn)行鎖定。

結(jié)語
采用FPGA技術(shù)實現(xiàn)的基于邊沿觸發(fā)鑒相的數(shù)字鎖相環(huán)，不僅具有較短的捕獲時間，而且系統(tǒng)工作穩(wěn)定，且可以方便地對系統(tǒng)進(jìn)行設(shè)置和修改?！?/p>

參考文獻(xiàn)
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(收稿日期：2004-03-08)