Altera FPGA、CPLD 學習筆記

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作者：時間：2007-04-05 來源：

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1.硬件設計基本原則

1) 速度與面積平衡和互換原則：一個設計如果時序余量較大，所能跑的頻率遠高于設計要求，能可以通過模塊復用來減少整個設計消耗的芯片面積，這就是用速度優(yōu)勢換面積的節(jié)約；反之，如果一個設計的時序要求很高，普通方法達不到設計頻率，那么可以通過數(shù)據(jù)流串并轉(zhuǎn)換，并行復制多個操作模塊，對整個設計采用 “乒乓操作”和“串并轉(zhuǎn)換”的思想進行處理，在芯片輸出模塊處再對數(shù)據(jù)進行“并串轉(zhuǎn)換”。從而實現(xiàn)了用面積復制換取速度的提高。

2) 硬件原則：理解HDL本質(zhì)

3) 系統(tǒng)原則：整體把握

4) 同步設計原則：設計時序穩(wěn)定的基本原則

2.Verilog作為一種HDL語言，對系統(tǒng)行為的建模方式是分層次的。比較重要的層次有系統(tǒng)級（system）、算法級（Algorithm）、寄存器傳輸級（RTL）、邏輯級（Logic）、門級（Gate）、電路開關級（Switch）。

3.實際工作中，除了描述仿真測試激勵（Testbench）時使用for循環(huán)語句外，極少在RTL級編碼中使用for循環(huán)，這是因為for循環(huán)會被綜合器展開為所有變量情況的執(zhí)行語句，每個變量獨立占用寄存器資源，不能有效的復用硬件邏輯資源，造成巨大的浪費。一般常用Case代替。

4.If…else…和case在嵌套描述時是有很大區(qū)別的，If…else…是有優(yōu)先級的，一般來說，第一個If的優(yōu)先級最高，最后一個else的優(yōu)先級最低。而case語句是平行語句，它是沒有優(yōu)先級的，而建立優(yōu)先級結(jié)構需要耗費大量的邏輯資源，所以能用case的地方就不要用if…else…語句。補充：1.也可以用if….; if…; if…;描述不帶優(yōu)先級的“平行”語句。

5.FPGA一般觸發(fā)器資源比較豐富，而CPLD組合邏輯資源更豐富。

6. FPGA和CPLD的組成

FPGA基本有可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等6部分組成。

CPLD的結(jié)構相對比較簡單，主要由可編程I/O單元、基本邏輯單元、布線池和其他輔助功能模塊組成。

7.Block RAM:

3種塊RAM結(jié)構，M512 RAM（512bit）、M4K RAM（4Kbit）、M-RAM(64Kbit).

M512 RAM:適合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等；

M4K RAM: 適用于一般的需求

M-RAM: 適合做大塊數(shù)據(jù)的緩沖區(qū)。

Xlinx 和 Lattice FPGA的LUT可以靈活配置成小的RAM、ROM、FIFO等存儲結(jié)構，這種技術被稱為分布式RAM。

8.善用芯片內(nèi)部的PLL或DLL資源完成時鐘的分頻、倍頻率、移相等操作，不僅簡化了設計，并且能有效地提高系統(tǒng)的精度和工作穩(wěn)定性。

9.異步電路和同步時序電路的區(qū)別

異步電路:

電路核心邏輯有用組合電路實現(xiàn)
       異步時序電路的最大缺點是容易產(chǎn)生毛刺。
       不利于器件移植
       不利于靜態(tài)時序分析（STA）、驗證設計時序性能。
同步時序電路:

電路核心邏輯是用各種觸發(fā)器實現(xiàn)

電路主要信號、輸出信號等都是在某個時鐘沿驅(qū)動觸發(fā)器產(chǎn)生的

同步時序電路可以很好的避免毛刺

利于器件移植

利于靜態(tài)時序分析（STA）、驗證設計時序性能。

10.同步設計中，穩(wěn)定可靠的數(shù)據(jù)采樣必須遵從以下兩個基本原則：

1) 在有效時鐘沿到達前，數(shù)據(jù)輸入至少已經(jīng)穩(wěn)定了采樣寄存器的Setup時間之久，這條原則簡稱滿足Setup時間原則；

2) 在有效時鐘沿到達后，數(shù)據(jù)輸入至少還將穩(wěn)定保持采樣寄存器的Hold時鐘之舊，這條原則簡稱滿足Hold時間原則。

11.同步時序設計注意事項：

異步時鐘域的數(shù)據(jù)轉(zhuǎn)換。

組合邏輯電路的設計方法。

同步時序電路的時鐘設計。

同步時序電路的延遲。同步時序電路的延遲最常用的設計方法是用分頻或者倍頻的時鐘或者同步計數(shù)器完成所需的延遲，對比較大的和特殊定時要求的延時，一般用高速時鐘產(chǎn)生一個計數(shù)器，根據(jù)計數(shù)產(chǎn)生延遲；對于比較小的延遲，可以用D觸發(fā)器打一下，這樣不僅可以使信號延時了一個時鐘周期，而且完成了信號與時鐘的初次同步。在輸入信號采樣和增加時序約束余量中使用。另外，還有用行為級方法描述延遲，如“#5 a<=4’0101;”這種常用于仿真測試激勵，但是在電路綜合時會被忽略，并不能起到延遲作用。

Verilog 定義的reg型，不一定綜合成寄存器。在Verilog代碼中最常用的兩種數(shù)據(jù)類型是wire和reg型，一般來說，wire型指定的數(shù)據(jù)和網(wǎng)線通過組合邏輯實現(xiàn)，而reg型指定的數(shù)據(jù)不一定就是用寄存器實現(xiàn)，如下例就是個純組合邏輯設計，綜合與實現(xiàn)結(jié)果沒有使用FF。

module Reg_c( Reset,cs,Din,Dout,Addr)

input Reset;

input cs;

input [7:1] Din;

input [1:0] Addr;

output [1:0] Dout;

reg [1:0] Dout

always @(Reset or cs or Addr or Din)

if(Reset)

Dout = 0;

else if(!cs)

begin