基于DSP+FPGA結構的小波圖像處理系統(tǒng)設計

　　 小波分析是近年迅速發(fā)展起來的新興學科，與Fourier分析和Gabor變換相比，小波變換是時間(空間)頻率的局部化分析，它通過伸縮平移運算對信號逐步進行多尺度細化，最終達到高頻處時間細分和低頻處頻率細分，能自動適應時頻信號分析的要求，從而可聚焦到信號的任意細節(jié)．解決了Fourier分析不能解決的許多問題。

　　 目前許多小波算法的軟件實現已經很成熟了，但是很難達到實時性的效果。而在硬件方面，隨著數字信號處理器(DSP)和現場可編程門陣列器件(FPGA)的發(fā)展，采用DSP+FPGA的數字硬件系統(tǒng)顯示出其優(yōu)越性，可以把二者的優(yōu)點結合在一起，兼顧速度和靈活性，因此DSP+FPGA結構正愈來愈得到人們的重視，應用的領域也越來越廣泛。

　　 DSP+FPGA系統(tǒng)最大的優(yōu)點是結構靈活，有較強的通用性，適合于模塊化設計，從而能夠提高算法效率；同時其開發(fā)周期較短，系統(tǒng)容易維護和擴展，適合實時信號處理。所以本文介紹的系統(tǒng)設計就是基于DSP+FPGA結構的小波圖像處理系統(tǒng)。

　　 1 圖像處理系統(tǒng)的組成

　　 1．1 系統(tǒng)整體硬件構架
   

　　 DSP+FPGA系統(tǒng)的核心由DSP芯片和現場可編程門陣列FPGA以及外圍的輔助電路，如存儲器、先進先出(FIFO)器件及Flash ROM等組成。外圍電路輔助核心電路進行工作。DSIP和FPGA各自帶有RAM，用于存放處理過程所需要的數據及中間結果。

　　 Flash ROM中存儲DSP執(zhí)行程序和FPGA的配置數據。FIFO器件則用于實現信號處理中常用的一些操作，如延時線、順序存儲等。系統(tǒng)方案考慮了系統(tǒng)處理的實時性、硬件系統(tǒng)的規(guī)模及系統(tǒng)調試的難度等因素，其整體框架如圖l所示。

　　 1．2 處理器簡介
   

　　 ADSP-BF535(簡稱BF535)是美國AD公司和Intel公司于2001年底聯合推出的一款定點DSP，屬于Blackfin系列產品。BF535具有RISC指令結構，運作高效，性能優(yōu)異，主頻最高工作在350MHz。有兩個40位的乘加器和兩個32位的算術邏輯單元，四個8位的視頻處理單元，十六個地址尋址單元。

　　 DSP內部集成了308KB的RAM，并有豐富的外部接口，如SDRAM、PCI、USB、SPI、同步和異步串口等。芯片內部設計了“看門狗”和多種定時器，可充分滿足軟件工程的穩(wěn)定性設計要求。而且BF535可動態(tài)地控制電壓輸入，調整運行頻率．減少芯片功耗，十分適合于移動產品的設計。

　　 1．3 外部存儲器的設計
   

　　 Blackfin DSP的結構體系將存儲器構造成統(tǒng)一的4GB地址空間，用32位地址尋址。包括內部存儲器、外部存儲器、PCI地址空間和I／O控制寄存器在內的所有資源，在這個統(tǒng)一的地址空間中獨自占據各自的一段。

    　外部存儲器通過外部接口總線進行讀取。該接口提供一個無縫連接，最多可接4個SDRAM和4個異步存儲裝置(Flash、EPROM、ROM、SRAMq及存儲映射I／O裝置。

   　 存儲器的設計首先要考慮存儲器的速度、類型、容量是否能滿足運算要求以及性價比如何。本系統(tǒng)中擴展了外部存儲器，用到了SDRAM(用來在算法運算過程中對圖像數據的緩存)。與PCI33兼容的SDRAM控制器最多可以設置為四個地址空間相連的SDRAM存儲塊，每個存儲塊的大小可為16～128MB，所以最高可訪問512MB的RAM。每個存儲塊都可以獨立配置，并且與鄰近塊連續(xù)而不必考慮存儲塊的大小和位置。

　　 這使得內核可以把所有SDRAM都看作有單一、連續(xù)的物理地址空間。本系統(tǒng)中ADSP-BF535與SDRAM的接口如圖2所示。

　　 異步存儲器接口選用了雙端口RAM作為圖像數據從FPCA到DSP之間的傳輸，通過對DMA控制寄存器的設定，圖像數據以DMA方式向DSP傳輸。選用F1ash作為程序存儲器。BF535與Flash的接口如圖3所示，系統(tǒng)上電后程序從Hash以DMA方式自舉到內部程序RAM中，應用程序在內部程序RAM全速運行。

　　 1．4 模/數轉換部分
   

　　  高速A／D變換對采集到的信號數字化后，將模擬圖像信號轉換為數字圖像信號，存入圖像存儲器中。A／D變換器采用AD9042，其最高采樣頻率可達40MHz。精度為12位，輸入信號范圍為