使用VHDL語言設(shè)計(jì)FPGA的幾個(gè)常見問題的探討

       詳細(xì)討論了在MAX plusⅡ開發(fā)平臺(tái)下使用VHDL硬件描述語言設(shè)計(jì)現(xiàn)場(chǎng)可編程門陣列(FP-GA)時(shí)常見的三個(gè)問題：等占空比分頻電路、延時(shí)任意量的延時(shí)電路、雙向電路。

      1 引言
   

本文引用地址：http://m.butianyuan.cn/article/78665.htm

       隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì)可編程邏輯器件(PLD)/現(xiàn)場(chǎng)可編程門陣列(FPGA)成為一種趨勢(shì)。FPGA是一種將門陣列的通用結(jié)構(gòu)與PLD的現(xiàn)場(chǎng)可編程特性結(jié)合為一體的新型器件，具有集成度高、通用性好、設(shè)計(jì)靈活、編程方便、產(chǎn)品上市快等諸多優(yōu)點(diǎn)。美國Xilinx公司于1985年領(lǐng)先推出了FPGA。目前市場(chǎng)上應(yīng)用較廣泛的FPGA產(chǎn)品當(dāng)數(shù)Xilinx公司的Spartan和Virtex系列及Al-tera公司的ACEX和APEX系列。
   

       目前最主要的硬件描述語言是VHDL和Ver-ilog HDL。VHDL發(fā)展的較早，語法嚴(yán)格，而VerilogHDL是在C語言的基礎(chǔ)上發(fā)展起來的硬件描述語言，語法較自由。在工程應(yīng)用尤其是在有關(guān)控制電路的設(shè)計(jì)中，用VHDL硬件描述語言設(shè)計(jì)FPGA經(jīng)常會(huì)遇到以下三個(gè)問題：實(shí)現(xiàn)等占空比、非等占空比整數(shù)分頻的分頻電路；在時(shí)鐘控制下對(duì)同步脈沖信號(hào)任意時(shí)間量的延遲；使用VHDL語言進(jìn)行雙向電路的設(shè)計(jì)。

       2 常見問題

       2.1 分頻電路
   

       分頻電路是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電路。在硬件電路設(shè)計(jì)中，時(shí)鐘信號(hào)是最重要的信號(hào)之一，經(jīng)常需要對(duì)較高頻率的時(shí)鐘進(jìn)行分頻操作，得到較低頻率的時(shí)鐘信號(hào)。分頻電路一般分為三種：
   

       第一種是任意占空比的偶數(shù)分頻及非等占空比的奇數(shù)分頻，通常由計(jì)數(shù)器或計(jì)數(shù)器的級(jí)聯(lián)來完成。
   

       第二種是等占空比的奇數(shù)分頻電路。要實(shí)現(xiàn)占空比為50％的M=2N+1分頻電路，本文采用計(jì)數(shù)器和1個(gè)或門來實(shí)現(xiàn)。
   

       利用時(shí)鐘的上升沿計(jì)數(shù)，設(shè)計(jì)一個(gè)模M的計(jì)數(shù)器：下降沿時(shí)判斷計(jì)數(shù)器的值并產(chǎn)生占空比為1：2N的M分頻器C1；上升沿時(shí)判斷計(jì)數(shù)器的值并產(chǎn)生占空比為N：N+1的M分頻器CO。兩個(gè)分頻器的輸出端相或既可實(shí)現(xiàn)等占空比的M分頻器。程序附下。圖1為等占空比5分頻電路的仿真波形。

    architecture Behavioral of div is

   
       如果在上述程序最后加入判斷語句，則該段程序可以實(shí)現(xiàn)等占空比的任意分頻，判斷M-N的奇偶性：M-N為偶數(shù)，CO就是所要的分頻輸出；M-N為奇數(shù)．C0+C1為所要的分頻輸出。
   

       第三種是小數(shù)分頻電路。實(shí)現(xiàn)分頻系數(shù)為N-0.5的分頻器．可以采用1個(gè)模N的減法計(jì)數(shù)器、1個(gè)異或門、1個(gè)2分頻器。要想用同一個(gè)電路完成多種形式半分頻，可以在半整數(shù)分頻器原理的基礎(chǔ)上對(duì)異或門加1個(gè)使能控制信號(hào)。

        2.2 延時(shí)電路
   

       延時(shí)電路是電子設(shè)計(jì)中常用的電路。在學(xué)習(xí)數(shù)字電路時(shí)采用555型集成定時(shí)器來實(shí)現(xiàn)脈沖的延遲，而在進(jìn)行信號(hào)處理時(shí)，很多設(shè)計(jì)并不能使用555集成定時(shí)器來完成。用VHDL語言設(shè)計(jì)時(shí)一般用計(jì)數(shù)器或計(jì)數(shù)器的級(jí)聯(lián)來實(shí)現(xiàn)。下面以一個(gè)實(shí)例來說明如何實(shí)現(xiàn)任意時(shí)間量的延時(shí)。
   

      在5 MHz時(shí)鐘CLK控制下對(duì)同步信號(hào)SYNC進(jìn)行N延時(shí)(SYNC脈沖寬度為2 μs，脈沖重復(fù)頻率為1 kHz；0μs≤N≤998 μs)。要求每次在同步脈沖上升沿到來時(shí)開始延時(shí)，并在延時(shí)結(jié)束后產(chǎn)生寬度為10 μs的選通信號(hào)。
   

      需要產(chǎn)生的延時(shí)時(shí)序如圖2所示(延時(shí)量N=4.2μs)。
   

      這里采用3個(gè)計(jì)數(shù)器和1個(gè)或門產(chǎn)生上述延時(shí)信號(hào)，如圖3所示，模N計(jì)數(shù)器計(jì)延時(shí)量；模50計(jì)數(shù)器計(jì)選通信號(hào)的寬度；模N+50計(jì)數(shù)器用于產(chǎn)生使能信號(hào)。用VHDL硬件描述語言進(jìn)行硬件電路設(shè)計(jì)時(shí)，同一個(gè)進(jìn)程中不能用2個(gè)時(shí)鐘來觸發(fā)，而時(shí)序圖中又要求在同步脈沖SYNC的上升沿開始延時(shí)，為了解決這一問題，采用了模N+50計(jì)數(shù)器和1個(gè)或門。

       當(dāng)同步脈沖為高電平時(shí)，模N計(jì)數(shù)器和模N+50計(jì)數(shù)器開始計(jì)數(shù)，并置dly_en為高電平。模N計(jì)數(shù)器滿，置dly_enl為高電平同時(shí)產(chǎn)生選通信號(hào)。當(dāng)模N+50計(jì)數(shù)器計(jì)滿即選通信號(hào)產(chǎn)生完之后置dly_en為低電平。當(dāng)下一個(gè)同步脈沖到來時(shí)重復(fù)以上過程。這種設(shè)計(jì)電路的好處是當(dāng)同步脈沖的寬度改變時(shí)對(duì)時(shí)序控制并無影響,因?yàn)樵谟?jì)數(shù)過程中只用了SYNC的上升沿，從延時(shí)開始到選通信號(hào)結(jié)束,在或門的作用下SYNC對(duì)計(jì)數(shù)器不起控制作用。

       上述電路的VHDL程序如下：

       該程序選擇N=20，即延時(shí)量是4.2 μs，由于要使用時(shí)鐘來判斷SYNC的上升沿情況，因此，如果令N=0，產(chǎn)生的delay信號(hào)仍然會(huì)有1個(gè)時(shí)鐘的固有延時(shí)，在計(jì)算延時(shí)量時(shí)應(yīng)充分考慮到這一點(diǎn)，延時(shí)量=(N+1)×時(shí)鐘周期。該程序是雷達(dá)目標(biāo)模擬器時(shí)序控制程序的一部分，它產(chǎn)生的延時(shí)用于模擬目標(biāo)的距離，隨著目標(biāo)的運(yùn)動(dòng)，要求模擬的延時(shí)量也要變化，每次同步脈沖上升沿到來之前，DSP會(huì)計(jì)算出延時(shí)量N并通過數(shù)據(jù)總線送給FPGA。

       2.3 雙向電路
   

       在工程應(yīng)用中，雙向電路是設(shè)計(jì)者必須面對(duì)的問題。
   

        使用VHDL語言設(shè)計(jì)FPGA時(shí)，經(jīng)常會(huì)遇到很多接口控制電路的設(shè)計(jì)，例如FPGA與外部存儲(chǔ)設(shè)備的接口電路設(shè)計(jì)、FPGA與DSP接口電路的設(shè)計(jì)、FPGA與CPU接口電路的設(shè)計(jì)等，其中數(shù)據(jù)總線的設(shè)計(jì)是不可避免的，而數(shù)據(jù)總線往往是雙向的。因此，如何正確處理數(shù)據(jù)總線是進(jìn)行時(shí)序邏輯電路設(shè)計(jì)的基礎(chǔ)。
   

       在程序設(shè)計(jì)過程中，雙向信號(hào)既作為信號(hào)的輸入又作為信號(hào)的輸出。常見雙向信號(hào)的模式有二種，第一種是雙向信號(hào)作為一個(gè)信號(hào)的輸入，作為另一信號(hào)的輸出；第二種是雙向信號(hào)既作為輸出又作輸入。經(jīng)常用的數(shù)據(jù)總線就是第二種模式。要很好地進(jìn)行雙向電路的設(shè)計(jì)，關(guān)鍵在于實(shí)體部分必須對(duì)端口屬性進(jìn)行說明，端口屬性必須為inout類型；在構(gòu)造體內(nèi)需要對(duì)輸出信號(hào)進(jìn)行有條件的高阻控制。
   

       下面結(jié)合一段程序說明用VHDL編寫數(shù)據(jù)總線時(shí)應(yīng)注意的問題，第一種模式的雙向信號(hào)編寫與此類似。
   

       DBus為數(shù)據(jù)總線，datal6(15 downto 0)和SA(18downto 0)為16位和19位的寄存器，dlyL和dlyH為datal6的使能端，AddrLReg、AddrMReg、AddrHReg為SA的使能端。
   

       dlyL或dlyH為高電平時(shí)FPGA從數(shù)據(jù)總線上讀取數(shù)據(jù)(延時(shí)量)，鎖存在數(shù)據(jù)寄存器datal6里；AddrLReg、AddrMReg、AddrHReg有1個(gè)為高電平時(shí)FPGA把狀態(tài)寄存器SA的值送到數(shù)據(jù)總線上。

       在雙向電路程序設(shè)計(jì)中，DBus輸入是普通的in類型，而在輸出時(shí)需要加一定的控制條件來控制高阻狀態(tài)。最后一句不可省去，它說明了雙向信號(hào)的三態(tài)輸出，更要注意when后面語句的條件限制，如果條件限制太寬就會(huì)錯(cuò)誤占用雙向信號(hào)總線，引起總線的誤操作；如果條件限制太窄，輸出寄存器的數(shù)據(jù)就不能正確地送到數(shù)據(jù)總線，引起數(shù)據(jù)的丟失。一般可以使用枚舉法一一把用到的地址線羅列出來，表示只有在這樣的地址線的情況下才會(huì)用到數(shù)據(jù)總線，否則其他狀態(tài)對(duì)數(shù)據(jù)總線進(jìn)高阻，表示不占用數(shù)據(jù)總線。

       3 結(jié)束語
   

       DSP技術(shù)在許多領(lǐng)域具有廣泛的用途，以往經(jīng)常采用的固定功能的DSP或ASIC可以提供很好的實(shí)時(shí)性能，但其靈活性差，不適合在實(shí)驗(yàn)室或技術(shù)開發(fā)等場(chǎng)合使用；DSP在軟件算法上受到一定的限制，因此使用DSP和FPGA結(jié)合是進(jìn)行數(shù)字信號(hào)處理的一種趨勢(shì)，而使用VHDL/VerilogHDL硬件描述語言設(shè)計(jì)CPLD/FPGA也是電子設(shè)計(jì)師們應(yīng)該掌握的一門技術(shù)。