基于FPGA和DSP的高速瞬態(tài)信號(hào)檢測(cè)系統(tǒng)

　　引 言

　　目前國(guó)內(nèi)急需一種能夠?qū)﹄娀鸸て返陌l(fā)火過程進(jìn)行實(shí)時(shí)無損耗監(jiān)測(cè)的方法和手段，并根據(jù)監(jiān)測(cè)結(jié)果對(duì)火工品的可靠性進(jìn)行準(zhǔn)確的判決和認(rèn)證，解決科研和生產(chǎn)過程中的具體問題。本系統(tǒng)采用感應(yīng)式線圈作為非接觸式啟爆電流的啟爆裝置，并采用高速A/D、FPGA、DSP等先進(jìn)的集成電路實(shí)現(xiàn)了電火工品的無損耗檢測(cè)。其主要目的是：第一，解決電火工品可靠性試驗(yàn)中微秒級(jí)瞬態(tài)信號(hào)的檢測(cè)、處理和存儲(chǔ)技術(shù);第二，為可靠性試驗(yàn)提供一種在線的無損耗實(shí)時(shí)檢測(cè)系統(tǒng)，以便對(duì)電火工品的發(fā)火全過程進(jìn)行監(jiān)測(cè);第三，為電火工品的發(fā)火可靠性認(rèn)證和評(píng)估提供真實(shí)的評(píng)價(jià)依據(jù)，減少或杜絕因拒收產(chǎn)品而出現(xiàn)經(jīng)濟(jì)方面的風(fēng)險(xiǎn)，同時(shí)也可減少或杜絕因錯(cuò)誤地接收產(chǎn)品而出現(xiàn)武器裝備質(zhì)量方面的隱患。

　　1 系統(tǒng)組成

　　整個(gè)系統(tǒng)的組成如圖l所示。當(dāng)啟爆電路在DSP和FPGA的控制下啟爆時(shí)，感應(yīng)線圈取出啟爆電流，首先是高速數(shù)據(jù)采集與存儲(chǔ)電路，以FPGA為核心，對(duì)數(shù)據(jù)進(jìn)行高速采集與存儲(chǔ)。數(shù)據(jù)存儲(chǔ)完畢，F(xiàn)PGA發(fā)信號(hào)告知DSP采集完畢，開始對(duì)采集的數(shù)據(jù)進(jìn)行相關(guān)的處理。DSP對(duì)信號(hào)處理的內(nèi)容：首先對(duì)信號(hào)濾波，然后進(jìn)行必要的時(shí)域和頻域分析，提取相關(guān)的信號(hào)特征，包括持續(xù)時(shí)間、信號(hào)帶寬、峰值、功率、能量等。處理完的數(shù)據(jù)通過USB口傳送到計(jì)算機(jī)，繼而進(jìn)行專業(yè)的相關(guān)分析。這里如果采用高速DSP進(jìn)行數(shù)據(jù)采集，對(duì)于DSP的運(yùn)算能力是一種浪費(fèi)。而在高速數(shù)據(jù)采集方面，F(xiàn)PGA有單片機(jī)和DSP無法比擬的優(yōu)勢(shì)。FPGA時(shí)鐘頻率高，內(nèi)部時(shí)延小;全部控制邏輯由硬件完成，速度快，效率高.因此有圖l所示的系統(tǒng)組成。

　　2 硬件電路

　　2.1 高速數(shù)據(jù)采集與存儲(chǔ)電路

　　為了能夠?qū)ψ饔脮r(shí)間為μs級(jí)的電火工品的啟爆電流進(jìn)行實(shí)時(shí)監(jiān)測(cè)，采用了由一些大規(guī)模集成電路芯片構(gòu)成的高速數(shù)據(jù)采集與存儲(chǔ)電路，如圖2所示。

　　電火工品無損耗檢測(cè)的主要內(nèi)容是對(duì)啟爆電流的測(cè)量。

　　電火工品的啟爆電流作用時(shí)間為μs級(jí)。XCS30是Xilinx公司基于SRAM技術(shù)的FPGA芯片，由它發(fā)出指令對(duì)電容Cl充電并啟爆電火工品DT。非接觸式感應(yīng)線圈作為啟爆電流的探測(cè)裝置，取出電壓。前端調(diào)理電路一是擴(kuò)大可測(cè)信號(hào)的幅度范圍，設(shè)置放大器，對(duì)小信號(hào)進(jìn)行放大，以保證足夠的動(dòng)態(tài)范圍;二是為了不給被測(cè)信號(hào)帶來影響，輸入端應(yīng)有較高的輸入阻抗。在實(shí)驗(yàn)中測(cè)到的電壓帶有噪聲，于是通過濾波器將噪聲濾掉。但這樣處理以后，信號(hào)的驅(qū)動(dòng)能力下降，以至于A/D不能正確地采樣，于是加了一級(jí)跟隨器，增強(qiáng)驅(qū)動(dòng)能力，這樣A/D就可以正確地采樣了。

　　XCS30的主要任務(wù)是：④控制可控硅D1的導(dǎo)通，使電容器C1充電;②控制可控硅D2的導(dǎo)通，使電火工品啟爆;③在D2導(dǎo)通的同時(shí)，啟動(dòng)A/D轉(zhuǎn)換，以實(shí)現(xiàn)A/D采樣與啟爆信號(hào)的同步;④產(chǎn)生地址信號(hào)，將A/D輸出的數(shù)據(jù)存儲(chǔ)到SRAM中;⑤判斷SRAM的存儲(chǔ)空間是否已滿，以便結(jié)束A/D采樣，并輸出CLKR信號(hào)，通知圖3所示的數(shù)據(jù)處理與傳輸電路，讀取SRAM中的數(shù)據(jù)。其中①與②兩項(xiàng)任務(wù)是在DSP的控制下進(jìn)行的，如同3所示，即XCS30接收到DSP的指令后才能完成上述兩項(xiàng)任務(wù)。DSP經(jīng)過XCS30而控制Dl和D2導(dǎo)通的原因，是為了提高負(fù)載的驅(qū)動(dòng)能力。也就是說，XCS30的驅(qū)動(dòng)能力比DSP強(qiáng)，可以可靠地使可控硅Dl和D2導(dǎo)通。

　　實(shí)際使用時(shí)，數(shù)據(jù)采集與存儲(chǔ)電路所達(dá)到的主要性能是：①采樣速率達(dá)到40 Msps，即采樣間隔25 ns;②存儲(chǔ)器容量為512KB;③被采樣信號(hào)的最大持續(xù)時(shí)間為12.8 ms。

　　被采樣信號(hào)因?yàn)闄z測(cè)對(duì)象的不同而持續(xù)時(shí)間有μs級(jí)的也有ms級(jí)的，因此采樣頻率不能一成不變。經(jīng)過分析，最小采樣頻率為5 MHz，最大采樣頻率為40 MHz。而FPGA外接晶振的頻率為40 MHz，應(yīng)該對(duì)它進(jìn)行8分頻。外接一個(gè)兩位撥動(dòng)開關(guān)，“00”時(shí)對(duì)應(yīng)采樣頻率為40 MHz，“11”時(shí)對(duì)應(yīng)的采樣頻率為5 MHz。

　　2.2 數(shù)據(jù)處理與傳輸電路

　　TMS320VC33是圖3所示電路的核心器件，其主要功能是：①讀取圖2所示SRAM的數(shù)據(jù)。電路上的連接關(guān)系是，TMS320VC33的A19選通AS7C34096A的輸出使能信號(hào)OE，DSP的地址線A0～A18及數(shù)據(jù)線DO～D7分別與SRAM的Ao～A18及數(shù)據(jù)線D0～D7相接。②對(duì)讀取的數(shù)據(jù)進(jìn)行處理，包括必要的時(shí)域和頻域分析，主要是大數(shù)據(jù)量的FFT。③通過串行接口芯片將采集和處理后的數(shù)據(jù)傳輸?shù)接?jì)算機(jī)。

　　DSl270是一種非易失性的存儲(chǔ)器。其輸出電壓高電平為5 V，但TMS320VC33的I/O口電平為3.3 V，不能承受高電平為5 V的TTL信號(hào)。為了使TMS320VC33與DSl270能交換數(shù)據(jù)，采用74LVC4245實(shí)現(xiàn)3.3V和5V的電平轉(zhuǎn)換。74LVC4245同時(shí)具有3.3 V和5 V兩種供電電源，與DSP相連的I/O腳電平為3.3V，與DS1270相連的I/O腳電平為5 V。

　　由于TMS320VC33片內(nèi)設(shè)有ROM，掉電后程序和數(shù)據(jù)信息都將遺失，因此需要外接存儲(chǔ)器。這里選用Flash芯片AM29F040存儲(chǔ)程序，用DS1270存儲(chǔ)數(shù)據(jù)處理過程中及過程后的數(shù)據(jù)。電源芯片TPS767D318產(chǎn)生3.3V和1.8 V的電壓給DSP供電;上電后，TPS767D318的復(fù)位腳將產(chǎn)生一個(gè)低電平，此信號(hào)同時(shí)將DSP復(fù)位，DSP將程序從程序存儲(chǔ)器引導(dǎo)到高速RAM區(qū)后開始全速執(zhí)行。數(shù)據(jù)進(jìn)入DSP，DSP對(duì)數(shù)據(jù)進(jìn)行處理，即進(jìn)行必要的時(shí)域和頻域分析，提取相關(guān)信號(hào)特征，將處理后的結(jié)果再放回DSl270。

　　3 軟件設(shè)計(jì)

　　圖2所示電路的核心器件是XCS30，前述5項(xiàng)功能是通過VHDL實(shí)現(xiàn)的，其流程如圖4(a)所示。圖中CHG和FIR分別是發(fā)給XCS30，并使其發(fā)送對(duì)電容Cl充電和啟爆電火工品DT的指令;ENCODE是啟動(dòng)A/D轉(zhuǎn)換的信號(hào);WR是寫SRAM的信號(hào)，地址值A(chǔ)=7FFFFh表示SRAM已滿。這時(shí)XCS30輸出CLKR信號(hào)，表明采樣和存儲(chǔ)過程已經(jīng)結(jié)束。

　　圖4(a)分為4個(gè)功能模塊：產(chǎn)生發(fā)火信號(hào)、分頻器、頻率選擇器、地址分配器。圖4(b)為DSP程序流程。

　　編寫VHDL程序并在ISE7.1中的仿真波形如圖5所示。

　　4 小 結(jié)

　　DSP的優(yōu)勢(shì)有：數(shù)據(jù)處理能力強(qiáng)，高速度運(yùn)算，能實(shí)時(shí)完成復(fù)雜計(jì)算，單周期多功能指令，豐富的串口資源。利用DSP強(qiáng)大的數(shù)據(jù)處理能力和高運(yùn)行速度的優(yōu)勢(shì)，可以提高分析系統(tǒng)的精度和實(shí)時(shí)性，滿足監(jiān)測(cè)系統(tǒng)的更高的性能要求。由于將DSP與FPGA等高新的芯片運(yùn)用到該系統(tǒng)中，一片可以實(shí)現(xiàn)許多功能，蹦此減少了使用的其他器件，精簡(jiǎn)了主板系統(tǒng);特別是增加功能比較方便，只需修改軟件。這樣，相對(duì)降低了整個(gè)系統(tǒng)的成本，而且增強(qiáng)了整個(gè)系統(tǒng)的性能。